專利名稱：一種邏輯驗(yàn)證方法、裝置及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及邏輯開發(fā)領(lǐng)域，尤其涉及一種邏輯驗(yàn)證方法、裝置及系統(tǒng)。
背景技術(shù)：
眾所周知，邏輯驗(yàn)證是邏輯開發(fā)的一個重要步驟，用于驗(yàn)證邏輯開發(fā)的質(zhì)量。傳 統(tǒng)的邏輯開發(fā)流程如下首先使用高級語言和界面良好的算法仿真平臺(如矩陣實(shí)驗(yàn)室 (Matrix Laboratory，MATLAB)等)進(jìn)行算法模型的開發(fā)并仿真；其次將仿真有效的算法模 型交由邏輯開發(fā)人員實(shí)現(xiàn)；最后由邏輯驗(yàn)證人員進(jìn)行邏輯驗(yàn)證。根據(jù)調(diào)查統(tǒng)計(jì)，邏輯開發(fā)過 程中60% 80%的時間都是用于邏輯驗(yàn)證，因此，如何提高邏輯驗(yàn)證的效率成為了邏輯開 發(fā)的一個關(guān)鍵性因素。 現(xiàn)有技術(shù)中，邏輯驗(yàn)證主要有功能仿真和現(xiàn)場可編程門陣列(FieldProgrammable Gate Array, FPGA)原型驗(yàn)證兩種方法。其中，邏輯的功能仿真是指在個人電腦(Personal Computer, PC)或服務(wù)器上利用仿真軟件(如Modelsim， NCsim等)進(jìn)行邏輯的純白盒仿真； 邏輯的FPGA原型驗(yàn)證是指將整個待測邏輯下載到硬件單板上進(jìn)行純黑盒驗(yàn)證。
以邏輯的FPGA原型驗(yàn)證為例，需要將整個待測邏輯下載到硬件單板的FPGA中，然 后將算法仿真平臺提供的激勵數(shù)據(jù)輸入硬件單板進(jìn)行驗(yàn)證，硬件單板輸出驗(yàn)證數(shù)據(jù)后，由 邏輯驗(yàn)證人員將驗(yàn)證數(shù)據(jù)和算法仿真平臺提供參考數(shù)據(jù)進(jìn)行手工比對分析，得到邏輯驗(yàn)證 結(jié)果。FPGA原型驗(yàn)證雖然可以對待測邏輯的真實(shí)運(yùn)行環(huán)境進(jìn)行仿真，但是，當(dāng)驗(yàn)證數(shù)據(jù)較多 時，如果以手工方式進(jìn)行比對分析，則會降低邏輯驗(yàn)證的效率。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供了一種邏輯驗(yàn)證方法、裝置及系統(tǒng)，能夠提高邏輯驗(yàn)證的效率。 為解決上述技術(shù)問題，本發(fā)明實(shí)施例提供如下技術(shù)方案 本發(fā)明實(shí)施例提供了一種邏輯驗(yàn)證方法，包括 步驟A、接收算法仿真平臺輸出的激勵數(shù)據(jù)和參考數(shù)據(jù)； 步驟B、將所述激勵數(shù)據(jù)發(fā)送至硬件單板進(jìn)行驗(yàn)證，所述硬件單板裝載有待測邏 輯； 步驟C、將所述硬件單板輸出的驗(yàn)證數(shù)據(jù)與所述參考數(shù)據(jù)進(jìn)行比較，并記錄比較結(jié) 果。 本發(fā)明實(shí)施例提供了一種邏輯驗(yàn)證裝置，包括 第一模塊，用于接收算法仿真平臺輸出的激勵數(shù)據(jù)，并將所述激勵數(shù)據(jù)發(fā)送至硬 件單板進(jìn)行驗(yàn)證，所述硬件單板裝載有待測邏輯； 第二模塊，用于接收所述算法仿真平臺輸出的參考數(shù)據(jù)和所述硬件單板輸出的驗(yàn) 證數(shù)據(jù)，將所述驗(yàn)證數(shù)據(jù)與所述參考數(shù)據(jù)進(jìn)行比較，并記錄比較結(jié)果。 本發(fā)明實(shí)施例提供了一種邏輯驗(yàn)證系統(tǒng)，包括算法仿真平臺、硬件單板、以及上 述的邏輯驗(yàn)證裝置；其中，
所述算法仿真平臺，用于輸出激勵數(shù)據(jù)和參考數(shù)據(jù)至所述邏輯驗(yàn)證裝置； 所述硬件單板，裝載有待測邏輯，用于接收所述邏輯驗(yàn)證裝置轉(zhuǎn)發(fā)的激勵數(shù)據(jù)并
驗(yàn)證，輸出驗(yàn)證數(shù)據(jù)。 從以上技術(shù)方案可以看出，本發(fā)明實(shí)施例具有以下優(yōu)點(diǎn) 本發(fā)明實(shí)施例可以接收算法仿真平臺輸出的激勵數(shù)據(jù)，并將該激勵數(shù)據(jù)發(fā)送至裝載有待測邏輯的硬件單板進(jìn)行驗(yàn)證；然后再進(jìn)一步將硬件單板輸出的驗(yàn)證數(shù)據(jù)與接收的算法仿真平臺輸出的參考數(shù)據(jù)進(jìn)行比較。與現(xiàn)有的技術(shù)相比，本發(fā)明實(shí)施例可以避免以手工方式進(jìn)行驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比對分析，從而可以提高邏輯驗(yàn)證的效率。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
圖1為本發(fā)明實(shí)施例中提供的一種邏輯驗(yàn)證方法的流程示意 圖2為現(xiàn)有的一種算法仿真平臺的結(jié)構(gòu)示意 圖3為本發(fā)明實(shí)施例中提供的一種邏輯驗(yàn)證裝置的結(jié)構(gòu)示意 圖4為本發(fā)明實(shí)施例中提供的一種邏輯驗(yàn)證系統(tǒng)的結(jié)構(gòu)示意 圖5為本發(fā)明實(shí)施例中提供的另一種邏輯驗(yàn)證系統(tǒng)的結(jié)構(gòu)示意圖。
具體實(shí)施例方式
下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。 請參閱圖1，圖1為本發(fā)明實(shí)施例中提供的一種邏輯驗(yàn)證方法的流程示意圖。如圖1所示，該方法可以包括步驟 101、接收算法仿真平臺輸出的激勵數(shù)據(jù)和參考數(shù)據(jù)； 其中，激勵數(shù)據(jù)可以由算法仿真平臺的驗(yàn)證前模塊提供，驗(yàn)證前模塊提供的激勵數(shù)據(jù)經(jīng)過算法仿真平臺的參考模型即可得到參考數(shù)據(jù)。 請一并參閱圖2，圖2為現(xiàn)有的一種算法仿真平臺的結(jié)構(gòu)示意圖。在圖2所示的算法仿真平臺200中，驗(yàn)證前模塊201提供的激勵數(shù)據(jù)經(jīng)過參考模型202之后，即可得到參考數(shù)據(jù)；同時，驗(yàn)證前模塊201提供的激勵數(shù)據(jù)還可以輸出外部的其他裝置或設(shè)備，從而可以對外部的其他裝置或設(shè)備起到激勵的作用。 在本發(fā)明實(shí)施例中，可以由邏輯驗(yàn)證裝置來接收算法仿真平臺輸出的激勵數(shù)據(jù)和
參考數(shù)據(jù)。其中，激勵數(shù)據(jù)可以是由l和O構(gòu)成的數(shù)字信號，比如11001100......;激勵數(shù)
據(jù)主要起激勵作用，即將激勵數(shù)據(jù)輸入某一個系統(tǒng)或者某一個裝置后，對應(yīng)的系統(tǒng)或者裝置將會輸出相應(yīng)的響應(yīng)。上述的參考數(shù)據(jù)即是由激勵數(shù)據(jù)輸入算法仿真平臺的參考模型而得到的參考模型輸出的響應(yīng)。
其中，上述算法仿真平臺是本領(lǐng)域技術(shù)人員所公知的，其具有可視性的操作界面和易搭建的特點(diǎn)。本發(fā)明實(shí)施例在此不作詳細(xì)介紹。 102、將上述激勵數(shù)據(jù)發(fā)送至硬件單板進(jìn)行驗(yàn)證，該硬件單板裝載有待測邏輯；
舉例來說，上述硬件單板可以是裝載有現(xiàn)場可編程門陣列(FieldProgrammableGate Array, FPGA)的硬件單板，這樣，可以將待測邏輯下載到FPGA中。FPGA在數(shù)學(xué)計(jì)算方面具有強(qiáng)大的優(yōu)勢，可以縮短邏輯驗(yàn)證所消耗的時間，提高邏輯驗(yàn)證的效率。本發(fā)明實(shí)施例中所涉及的待測邏輯可以理解為整個待測邏輯系統(tǒng)的代碼，或者是部分待測邏輯的代碼。
舉例來說，上述的邏輯驗(yàn)證裝置可以通過Socket接口將算法仿真平臺輸出的激勵數(shù)據(jù)發(fā)送至裝載有待測邏輯的硬件單板進(jìn)行驗(yàn)證。可選的，可以進(jìn)一步采用輸入/輸出總線(Input/Output Bus，IOBUS)的方式對上述待測邏輯進(jìn)行封裝，這樣使得激勵數(shù)據(jù)可以方便地進(jìn)入硬件單板中的待測邏輯，以及驗(yàn)證數(shù)據(jù)可以方便地從硬件單板中輸出，而不必使用真實(shí)的接口。 103、將硬件單板輸出的驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)進(jìn)行比較，并記錄比較結(jié)果。 其中，上述的邏輯驗(yàn)證裝置可以通過Socket接口來接收硬件單板輸出的驗(yàn)證數(shù)
據(jù)，該驗(yàn)證數(shù)據(jù)是由激勵數(shù)據(jù)輸入裝載有待測邏輯的硬件單板而得到的響應(yīng)。 上述的邏輯驗(yàn)證裝置可以將驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)逐位進(jìn)行比較。例如，假設(shè)驗(yàn)證
數(shù)據(jù)為101000，參考數(shù)據(jù)為IOIOOI，則可以比較得到驗(yàn)證數(shù)據(jù)第l位"l"與參考數(shù)據(jù)第l位
"1"相同，驗(yàn)證數(shù)據(jù)第2位"0 "與參考數(shù)據(jù)第2位"0 "相同，驗(yàn)證數(shù)據(jù)第3位"1"與參考數(shù)
據(jù)第3位"1"相同，驗(yàn)證數(shù)據(jù)第4位"0 "與參考數(shù)據(jù)第4位"0 "相同，驗(yàn)證數(shù)據(jù)第5位"0 "
與參考數(shù)據(jù)第5位"0 "相同，驗(yàn)證數(shù)據(jù)第6位"0 "與參考數(shù)據(jù)第6位"1"不相同。 進(jìn)一步的，上述的比較結(jié)果可以是驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的相似度。如上述舉例中
的驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的6位數(shù)據(jù)中有5位相同，則驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的相似度可以為
83. 33% (5/6 = 0. 8333)。 可選地，本發(fā)明實(shí)施例提供的邏輯驗(yàn)證方法可以在步驟103之后，進(jìn)一步包括如下步驟 若步驟103中的比較結(jié)果大于或等于設(shè)定的閾值，則結(jié)束本次邏輯驗(yàn)證，或重新執(zhí)行步驟101 103 ;若步驟103中的比較結(jié)果小于設(shè)定的閾值，則先調(diào)整硬件單板裝載的待測邏輯的參數(shù)，之后重新執(zhí)行上述步驟101 103。 舉例來說，邏輯驗(yàn)證裝置可以設(shè)定閾值為98%，如果驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比較結(jié)果(即相似度)大于或等于98%，則說明待測邏輯驗(yàn)證通過，可以選擇結(jié)束本次邏輯驗(yàn)證，或者，可以重新執(zhí)行步驟101 103，從而通過循環(huán)驗(yàn)證，達(dá)到提高邏輯驗(yàn)證準(zhǔn)確性的目的；反之，如果驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比較結(jié)果(即相似度)小于98%，則說明待測邏輯驗(yàn)證無法通過，此種情況下，可以先調(diào)整硬件單板裝載的待測邏輯的參數(shù)，之后重新執(zhí)行步驟101 103，通過調(diào)整待測邏輯的參數(shù)，從而使待測邏輯具有不同的特征，以實(shí)現(xiàn)對具有不同特性的待測邏輯的驗(yàn)證。 其中，在驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比較結(jié)果(即相似度)小于設(shè)定的閾值時，可以通過如下方式對硬件單板裝載的待測邏輯的參數(shù)進(jìn)行調(diào)整邏輯驗(yàn)證裝置可以向裝載有待測邏輯的硬件單板發(fā)送控制指令(例如可以通過Socket接口發(fā)送)，該控制指令指示調(diào)整待測邏輯的參數(shù)。之后，可以重新執(zhí)行上述步驟101 103。
具體的，待測邏輯的參數(shù)可以包括但不限于如下參數(shù)帶寬、接口速率、信噪比等等。例如，當(dāng)驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比較結(jié)果(即相似度)小于設(shè)定的閾值時，邏輯驗(yàn)證裝置發(fā)送的控制指令可以指示增加待測邏輯的帶寬，并重新執(zhí)行上述步驟101 103 ;或者，邏輯驗(yàn)證裝置發(fā)送的控制指令可以指示增加待測邏輯的帶寬，以及同時降低接口速率，并重新執(zhí)行上述步驟101 103。 通過上述描述可知，本發(fā)明實(shí)施例提供的邏輯驗(yàn)證方法可以接收算法仿真平臺輸出的激勵數(shù)據(jù)，并將該激勵數(shù)據(jù)發(fā)送至裝載有待測邏輯的硬件單板進(jìn)行驗(yàn)證；然后再進(jìn)一步將硬件單板輸出的驗(yàn)證數(shù)據(jù)與接收的算法仿真平臺輸出的參考數(shù)據(jù)進(jìn)行比較。本發(fā)明實(shí)施例可以避免以手工方式進(jìn)行驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比對分析，從而可以提高邏輯驗(yàn)證的效率。 另外，對于整個待測邏輯而言，待測邏輯之間可能存在不同的特性。比如，可能存
在一些驗(yàn)證比較耗時的待測邏輯(例如初始化雙倍速率同步固態(tài)隨機(jī)處理器與寄存器)，
以及存在一些驗(yàn)證耗時比較少的待測邏輯。針對此種情況，一方面，本發(fā)明實(shí)施例可以將驗(yàn)
證比較耗時的一些待測邏輯裝載到硬件單板上，由邏輯驗(yàn)證裝置接收算法仿真平臺輸出的
激勵數(shù)據(jù)，并發(fā)送至硬件單板進(jìn)行驗(yàn)證，然后比較硬件單板輸出的驗(yàn)證數(shù)據(jù)與算法仿真平
臺輸出的參考數(shù)據(jù)，并記錄比較結(jié)果；另一方面，將驗(yàn)證耗時比較少的一些待測邏輯裝載到
現(xiàn)有的功能仿真軟件(例如Modelsim，NCsim等)，由邏輯驗(yàn)證裝置將接收的算法仿真平臺
輸出的激勵數(shù)據(jù)發(fā)送(例如通過串行總線)至功能仿真軟件進(jìn)行驗(yàn)證，然后比較功能仿真
軟件輸出的驗(yàn)證數(shù)據(jù)與算法仿真平臺輸出的參考數(shù)據(jù)并記錄比較結(jié)果。 可以理解的是，根據(jù)待測邏輯的特性而采用相應(yīng)的驗(yàn)證方式，從而在盡量降低硬
件成本的基礎(chǔ)上，進(jìn)一步提升邏輯驗(yàn)證效率。 請參閱圖3，圖3為本發(fā)明實(shí)施例中提供的一種邏輯驗(yàn)證裝置的結(jié)構(gòu)示意圖。如圖3所示，該邏輯驗(yàn)證裝置可以包括 第一模塊301，用于接收算法仿真平臺輸出的激勵數(shù)據(jù)，并將該激勵數(shù)據(jù)發(fā)送至硬件單板進(jìn)行驗(yàn)證，該硬件單板裝載有待測邏輯； 舉例來說，第一模塊301可以通過Socket接口與硬件單板連接，并通過Socket接口將算法仿真平臺輸出的激勵數(shù)據(jù)發(fā)送至硬件單板進(jìn)行驗(yàn)證。 其中，硬件單板可以是裝載有FPGA的硬件單板，這樣，可以將待測邏輯下載到FPGA中。本發(fā)明實(shí)施例中所涉及的待測邏輯可以理解為整個待測邏輯系統(tǒng)的代碼，或者是一部分待測邏輯的代碼。 第二模塊302，用于接收算法仿真平臺輸出的參考數(shù)據(jù)和硬件單板輸出的驗(yàn)證數(shù)據(jù)，將驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)進(jìn)行比較，并且記錄比較結(jié)果。 舉例來說，第二模塊302可以將硬件單板輸出的驗(yàn)證數(shù)據(jù)與算法仿真平臺輸出的參考數(shù)據(jù)逐位進(jìn)行比較。例如，假設(shè)硬件單板輸出的驗(yàn)證數(shù)據(jù)為ioiooo，算法仿真平臺輸出的參考數(shù)據(jù)為101001 ;則第二模塊302可以比較得到驗(yàn)證數(shù)據(jù)第1位"l"與參考數(shù)據(jù)第1位"1"相同，驗(yàn)證數(shù)據(jù)第2位"0 "與參考數(shù)據(jù)第2位"0 "相同，驗(yàn)證數(shù)據(jù)第3位"1"與參考數(shù)據(jù)第3位"l"相同，驗(yàn)證數(shù)據(jù)第4位"0"與參考數(shù)據(jù)第4位"O"相同，驗(yàn)證數(shù)據(jù)第5位"0 "與參考數(shù)據(jù)第5位"0 "相同，驗(yàn)證數(shù)據(jù)第6位"0 "與參考數(shù)據(jù)第6位"1"不相同。
進(jìn)一步的，上述的比較結(jié)果可以是驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的相似度。如上述舉例中的驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的6位數(shù)據(jù)中有5位相同，則驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的相似度可以為83. 33% (5/6 = 0. 8333)。 舉例來說，第二模塊302可以通過Socket接口與硬件單板連接，并通過Socket接口接收硬件單板輸出的驗(yàn)證數(shù)據(jù)。 如圖3所示，本發(fā)明實(shí)施例提供的邏輯驗(yàn)證裝置還可以進(jìn)一步包括 第三模塊303，與第二模塊302連接，用于判斷第二模塊302的比較結(jié)果是否大于
或等于設(shè)定的閾值； 第四模塊303，分別與第三模塊303、第二模塊302以及第一模塊301連接，用于在第三模塊303的判斷結(jié)果為是時，指令第一模塊301和第二模塊302結(jié)束本次邏輯驗(yàn)證，或，指令第一模塊301和第二模塊302重新進(jìn)行邏輯驗(yàn)證；從而可以通過循環(huán)驗(yàn)證，達(dá)到提高邏輯驗(yàn)證準(zhǔn)確性的目的。 進(jìn)一步地，在第三模塊303的判斷結(jié)果為否時，第四模塊303可以控制硬件單板調(diào)整待測邏輯的參數(shù)，并指令第一模塊301和第二模塊302基于調(diào)整了待測邏輯參數(shù)的硬件單板重新進(jìn)行邏輯驗(yàn)證；通過調(diào)整待測邏輯的參數(shù)，從而使待測邏輯具有不同的特征，以實(shí)現(xiàn)對具有不同特性的待測邏輯的驗(yàn)證。 舉例來說，上述硬件單板中的待測邏輯可以采用IOBUS總線方式進(jìn)行封裝，這樣使得激勵數(shù)據(jù)可以方便地進(jìn)入硬件單板中的待測邏輯，以及驗(yàn)證數(shù)據(jù)可以方便地從硬件單板中輸出，而不必使用真實(shí)的接口 。 舉例來說，第四模塊304在第三模塊303的判斷結(jié)果為否時，具體可以向硬件單板發(fā)送控制指令，該控制指令指示調(diào)整待測邏輯的參數(shù)，之后指令第一模塊301和第二模塊302基于調(diào)整了待測邏輯參數(shù)的硬件單板重新進(jìn)行邏輯驗(yàn)證。 需要說明的是，待測邏輯的參數(shù)可以調(diào)大或調(diào)小，待測邏輯的參數(shù)大小不同使得待測邏輯具有不同的特征，從而可以實(shí)現(xiàn)對具有不同特性的待測邏輯的驗(yàn)證。
另外，由于整個待測邏輯中，待測邏輯之間可能存在不同的特性。比如，可能存在一些驗(yàn)證比較耗時的待測邏輯(例如初始化雙倍速率同步固態(tài)隨機(jī)處理器與寄存器)，以及存在一些驗(yàn)證耗時比較少的待測邏輯。針對此種情況，一方面，本發(fā)明實(shí)施例可以將驗(yàn)證比較耗時的一些待測邏輯裝載到硬件單板上，由第一模塊301接收算法仿真平臺輸出的激勵數(shù)據(jù)，并發(fā)送至硬件單板進(jìn)行驗(yàn)證，然后第二模塊302比較硬件單板輸出的驗(yàn)證數(shù)據(jù)與算法仿真平臺輸出的參考數(shù)據(jù)并記錄比較結(jié)果；另一方面，將驗(yàn)證耗時比較少的一些待測邏輯裝載到現(xiàn)有的功能仿真軟件(例如Modelsim，NCsim等)，由第一模塊301將接收的算法仿真平臺輸出的激勵數(shù)據(jù)發(fā)送(例如通過串行總線)至功能仿真軟件進(jìn)行驗(yàn)證，然后第二模塊302比較功能仿真軟件輸出的驗(yàn)證數(shù)據(jù)與算法仿真平臺輸出的參考數(shù)據(jù)并記錄比較結(jié)果，從而可以提升邏輯驗(yàn)證的效率。 本發(fā)明實(shí)施例提供的邏輯驗(yàn)證裝置可以接收算法仿真平臺輸出的激勵數(shù)據(jù)，并將該激勵數(shù)據(jù)發(fā)送至裝載有待測邏輯的硬件單板進(jìn)行驗(yàn)證；然后再進(jìn)一步將硬件單板輸出的驗(yàn)證數(shù)據(jù)與接收的算法仿真平臺輸出的進(jìn)行比較。與現(xiàn)有的技術(shù)相比，本發(fā)明實(shí)施例可以避免以手工方式進(jìn)行驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比對分析，從而可以提高邏輯驗(yàn)證的效率。
另外，本發(fā)明實(shí)施例提供的邏輯驗(yàn)證裝置中，算法仿真平臺具有可視性的操作界面和易搭建的特點(diǎn)，使得本發(fā)明實(shí)施例提供的邏輯驗(yàn)證裝置也具備了友好的界面，便于使用。 請參閱圖4，圖4為本發(fā)明實(shí)施例中提供的一種邏輯驗(yàn)證系統(tǒng)的結(jié)構(gòu)示意圖。如圖4所示，該邏輯驗(yàn)證系統(tǒng)可以包括邏輯驗(yàn)證裝置401、算法仿真平臺402和硬件單板403。其中，該邏輯驗(yàn)證系統(tǒng)中的邏輯驗(yàn)證裝置401可以和前面實(shí)施例中所介紹的邏輯驗(yàn)證裝置相同；硬件單板403裝載有待測邏輯，該待測邏輯可以是整個待測邏輯系統(tǒng)的代碼，或者是部分待測邏輯的代碼。其中， 邏輯驗(yàn)證裝置401，用于接收算法仿真平臺402輸出的激勵數(shù)據(jù)和參考數(shù)據(jù)；并將該激勵數(shù)據(jù)發(fā)送至硬件單板403 ; 算法仿真平臺402，用于輸出激勵數(shù)據(jù)和參考數(shù)據(jù)至邏輯驗(yàn)證裝置401 ; 舉例來說，硬件單板403可以是裝載有FPGA的硬件單板，這樣，可以將整個待測邏
輯系統(tǒng)的代碼，或者部分待測邏輯的代碼裝載到FPGA中。 硬件單板403，用于接收邏輯驗(yàn)證裝置401發(fā)送的激勵數(shù)據(jù)并驗(yàn)證，輸出驗(yàn)證數(shù)據(jù)； 舉例來說，邏輯驗(yàn)證裝置401與硬件單板403之間可以通過Socket接口連接，這
樣算邏輯驗(yàn)證裝置401可以通過Socket接口將算法仿真平臺402輸出的激勵數(shù)據(jù)發(fā)送至
硬件單板403，以及通過Socket接口接收硬件單板403輸出的驗(yàn)證數(shù)據(jù)。 其中，邏輯驗(yàn)證裝置401 ，還用于將上述驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)進(jìn)行比較，并記錄比
較結(jié)果。 舉例來說，邏輯驗(yàn)證裝置401可以將硬件單板403輸出的驗(yàn)證數(shù)據(jù)與算法仿真平臺402輸出的參考數(shù)據(jù)逐位進(jìn)行比較。例如，假設(shè)硬件單板403輸出的驗(yàn)證數(shù)據(jù)為101000，算法仿真平臺402輸出的參考數(shù)據(jù)為101001 ;則邏輯驗(yàn)證裝置401可以比較得到驗(yàn)證數(shù)據(jù)第1位"1"與參考數(shù)據(jù)第1位"1"相同，驗(yàn)證數(shù)據(jù)第2位"0 "與參考數(shù)據(jù)第2位"0 "相同，驗(yàn)證數(shù)據(jù)第3位"1"與參考數(shù)據(jù)第3位"1"相同，驗(yàn)證數(shù)據(jù)第4位"0"與參考數(shù)據(jù)第4位"0 "相同，驗(yàn)證數(shù)據(jù)第5位"0 "與參考數(shù)據(jù)第5位"0 "相同，驗(yàn)證數(shù)據(jù)第6位"0 "與參考數(shù)據(jù)第6位"1"不相同。 進(jìn)一步的，上述的比較結(jié)果可以是驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的相似度。如上述舉例中的驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的6位數(shù)據(jù)中有5位相同，則驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的相似度可以為83. 33% (5/6 = 0. 8333)。 進(jìn)一步地，邏輯驗(yàn)證裝置401還可以用于在驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比較結(jié)果大于或等于設(shè)定的閾值時，停止接收算法仿真平臺402輸出的激勵數(shù)據(jù)，從而結(jié)束本次邏輯驗(yàn)證，或者繼續(xù)接收算法仿真平臺402輸出的激勵數(shù)據(jù)，并將激勵數(shù)據(jù)發(fā)送至硬件單板403進(jìn)行驗(yàn)證；或用于在驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比較結(jié)果小于設(shè)定的閾值時，控制硬件單板403調(diào)整待測邏輯的參數(shù)，并繼續(xù)接收算法仿真平臺402輸出的激勵數(shù)據(jù)，將該激勵數(shù)據(jù)發(fā)送至硬件單板403進(jìn)行驗(yàn)證。這樣，可以進(jìn)一步達(dá)到提供邏輯驗(yàn)證的效率的目的。
舉例來說，上述硬件單板403中的待測邏輯可以采用IOBUS總線方式進(jìn)行封裝，這樣使得激勵數(shù)據(jù)可以方便的進(jìn)入硬件單板403中的待測邏輯，以及驗(yàn)證數(shù)據(jù)可以方便地從硬件單板403中輸出，而不必使用真實(shí)的接口。 舉例來說，邏輯驗(yàn)證裝置401在驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比較結(jié)果小于設(shè)定的閾值時，具體可以向硬件單板403發(fā)送控制指令，該控制指令指示調(diào)整待測邏輯的參數(shù)，并繼續(xù)接收算法仿真平臺402輸出的激勵數(shù)據(jù)，將激勵數(shù)據(jù)轉(zhuǎn)發(fā)至硬件單板403進(jìn)行驗(yàn)證。 需要說明的是，待測邏輯的參數(shù)可以調(diào)大或調(diào)小，待測邏輯的參數(shù)大小不同使得
待測邏輯具有不同的特征，從而可以實(shí)現(xiàn)對具有不同特性的待測邏輯的驗(yàn)證。 請參閱圖5，圖5為本發(fā)明實(shí)施例中提供的另一種邏輯驗(yàn)證系統(tǒng)的結(jié)構(gòu)示意圖。其
中，圖5所示的邏輯驗(yàn)證系統(tǒng)結(jié)構(gòu)圖是對圖4所示的邏輯驗(yàn)證系統(tǒng)結(jié)構(gòu)圖進(jìn)行細(xì)化而得到的。 其中，算法仿真平臺402包括驗(yàn)證前模型4021以及參考模型4022 ; 本發(fā)明實(shí)施例中所介紹的算法仿真平臺402可以和圖2所示的算法仿真平臺200相同。 驗(yàn)證前模型4021，用于輸出激勵數(shù)據(jù)，該激勵數(shù)據(jù)通過參考模型4022之后，即可輸出參考數(shù)據(jù)至邏輯驗(yàn)證裝置401。 其中，邏輯驗(yàn)證裝置401用于接收算法仿真平臺402的驗(yàn)證前模型4021輸出的激勵數(shù)據(jù)，并將該激勵數(shù)據(jù)通過硬件單板403的Socket接口 4031發(fā)送至硬件單板403的待測邏輯4033進(jìn)行驗(yàn)證，其中，待測邏輯4033以IOBUS總線4032進(jìn)行封裝；待測邏輯4033輸出的驗(yàn)證數(shù)據(jù)通過Socket接口 4031輸出至邏輯驗(yàn)證模塊401 ; 邏輯驗(yàn)證裝置401可以將硬件單板403輸出的驗(yàn)證數(shù)據(jù)與算法仿真平臺402輸出的參考數(shù)據(jù)逐位進(jìn)行比較并記錄比較結(jié)果。例如，假設(shè)硬件單板403輸出的驗(yàn)證數(shù)據(jù)為101000，算法仿真平臺402輸出的參考數(shù)據(jù)為101001 ;則邏輯驗(yàn)證裝置401可以比較得到驗(yàn)證數(shù)據(jù)第1位"l"與參考數(shù)據(jù)第1位"l"相同，驗(yàn)證數(shù)據(jù)第2位"0"與參考數(shù)據(jù)第2位"0 "相同，驗(yàn)證數(shù)據(jù)第3位"1"與參考數(shù)據(jù)第3位"1"相同，驗(yàn)證數(shù)據(jù)第4位"0 "與參考數(shù)據(jù)第4位"0 "相同，驗(yàn)證數(shù)據(jù)第5位"0 "與參考數(shù)據(jù)第5位"0 "相同，驗(yàn)證數(shù)據(jù)第6位"0 "與參考數(shù)據(jù)第6位"1"不相同。 進(jìn)一步的，上述的比較結(jié)果可以是驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的相似度。如上述舉例中的驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的6位數(shù)據(jù)中有5位相同，則驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的相似度可以為83. 33% (5/6 = 0. 8333)。 進(jìn)一步地，邏輯驗(yàn)證裝置401還可以用于在驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比較結(jié)果大于或等于設(shè)定的閾值時，停止接收算法仿真平臺402的驗(yàn)證前模型4021輸出的激勵數(shù)據(jù)，從而結(jié)束本次邏輯驗(yàn)證，或者繼續(xù)接收算法仿真平臺402的驗(yàn)證前模型4021輸出的激勵數(shù)據(jù)，并將激勵數(shù)據(jù)轉(zhuǎn)發(fā)至硬件單板403的待測邏輯4033進(jìn)行驗(yàn)證； 或者，用于在驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比較結(jié)果小于設(shè)定的閾值時，控制硬件單板403調(diào)整待測邏輯4033的參數(shù)，并繼續(xù)接收算法仿真平臺402的驗(yàn)證前模型4021輸出的激勵數(shù)據(jù)，將激勵數(shù)據(jù)發(fā)送至硬件單板403待測邏輯4033進(jìn)行驗(yàn)證。這樣，可以進(jìn)一步提高邏輯驗(yàn)證的效率的。 舉例來說，邏輯驗(yàn)證裝置401在驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比較結(jié)果小于設(shè)定的閾值時，具體可以向硬件單板403發(fā)送控制指令，該控制指令指示調(diào)整待測邏輯的參數(shù)，并繼續(xù)接收算法仿真平臺402輸出的激勵數(shù)據(jù)，將激勵數(shù)據(jù)轉(zhuǎn)發(fā)至硬件單板403進(jìn)行驗(yàn)證。
本發(fā)明實(shí)施例提供的邏輯驗(yàn)證系統(tǒng)可以接收算法仿真平臺輸出的激勵數(shù)據(jù)，并將該激勵數(shù)據(jù)發(fā)送至裝載有待測邏輯的硬件單板進(jìn)行驗(yàn)證；然后再進(jìn)一步將硬件單板輸出的驗(yàn)證數(shù)據(jù)與接收的算法仿真平臺輸出的進(jìn)行比較。與現(xiàn)有的技術(shù)相比，本發(fā)明實(shí)施例可以避免以手工方式進(jìn)行驗(yàn)證數(shù)據(jù)與參考數(shù)據(jù)的比對分析，從而可以提高邏輯驗(yàn)證的效率。
本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述方法實(shí)施例的全部或部分步驟可以通過程序指令相關(guān)的硬件來完成，前述的程序可以存儲于一計(jì)算機(jī)可讀取存儲介質(zhì)中，該程序在執(zhí)行時，執(zhí)行包括上述方法實(shí)施例的步驟；而前述的存儲介質(zhì)包括只讀存儲器(Read-Only Memory, R0M)、隨機(jī)存取器(Random Access Memory, RAM)、磁碟或者光盤等各種可以存儲程序代碼的介質(zhì)。 以上對本發(fā)明實(shí)施例所提供的一種邏輯驗(yàn)證方法、裝置及系統(tǒng)進(jìn)行了詳細(xì)介紹，本文中應(yīng)用了具體個例對本發(fā)明的原理及實(shí)施方式進(jìn)行了闡述，以上實(shí)施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想；同時，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在具體實(shí)施方式
及應(yīng)用范圍上均會有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對本發(fā)明的限制。
權(quán)利要求
一種邏輯驗(yàn)證方法，其特征在于，包括步驟A、接收算法仿真平臺輸出的激勵數(shù)據(jù)和參考數(shù)據(jù)；步驟B、將所述激勵數(shù)據(jù)發(fā)送至硬件單板進(jìn)行驗(yàn)證，所述硬件單板裝載有待測邏輯；步驟C、將所述硬件單板輸出的驗(yàn)證數(shù)據(jù)與所述參考數(shù)據(jù)進(jìn)行比較，并記錄比較結(jié)果。
2. 如權(quán)利要求l所述的方法，其特征在于，還包括若所述比較結(jié)果大于或等于設(shè)定的閾值，則結(jié)束本次邏輯驗(yàn)證，或重新執(zhí)行所述步驟 A、B、C ;若所述比較結(jié)果小于所述設(shè)定的閾值，則調(diào)整所述待測邏輯的參數(shù)，之后重新執(zhí)行所述步驟A、B、C。
3. 如權(quán)利要求2所述的方法，其特征在于，所述調(diào)整所述待測邏輯的參數(shù)包括 向所述硬件單板發(fā)送控制指令，所述控制指令指示對所述待測邏輯的參數(shù)進(jìn)行調(diào)整。
4. 如權(quán)利要求l所述的方法，其特征在于，還包括將所述算法仿真平臺輸出的激勵數(shù)據(jù)發(fā)送至裝載有待測邏輯的功能仿真軟件進(jìn)行驗(yàn)證；比較所述功能仿真軟件輸出的驗(yàn)證數(shù)據(jù)與所述算法仿真平臺輸出的參考數(shù)據(jù)。
5. 如權(quán)利要求1至4任一項(xiàng)所述的方法，其特征在于，將所述激勵數(shù)據(jù)發(fā)送至硬件單板進(jìn)行邏輯驗(yàn)證包括將所述激勵數(shù)據(jù)通過Socket接口發(fā)送至硬件單板進(jìn)行邏輯驗(yàn)證。
6. —種邏輯驗(yàn)證裝置，其特征在于，包括第一模塊，用于接收算法仿真平臺輸出的激勵數(shù)據(jù)，并將所述激勵數(shù)據(jù)發(fā)送至硬件單板進(jìn)行驗(yàn)證，所述硬件單板裝載有待測邏輯；第二模塊，用于接收所述算法仿真平臺輸出的參考數(shù)據(jù)和所述硬件單板輸出的驗(yàn)證數(shù) 據(jù)，將所述驗(yàn)證數(shù)據(jù)與所述參考數(shù)據(jù)進(jìn)行比較，并記錄比較結(jié)果。
7. 如權(quán)利要求6所述的邏輯驗(yàn)證裝置，其特征在于，還包括 第三模塊，用于判斷所述比較結(jié)果是否大于或等于設(shè)定的閾值；第四模塊，用于在所述第三模塊的判斷結(jié)果為是時，指令所述第一模塊和第二模塊結(jié) 束本次邏輯驗(yàn)證，或，指令所述第一模塊和第二模塊重新進(jìn)行邏輯驗(yàn)證。
8. 如權(quán)利要求7所述的邏輯驗(yàn)證裝置，其特征在于，所述第四模塊還用于 在所述第三模塊的判斷結(jié)果為否時，控制所述硬件單板調(diào)整所述待測邏輯的參數(shù)，并指令所述第一模塊和第二模塊基于調(diào)整了待測邏輯參數(shù)的硬件單板重新進(jìn)行邏輯驗(yàn)證。
9. 如權(quán)利要求5至8任一項(xiàng)所述的邏輯驗(yàn)證裝置，其特征在于，所述第一模塊通過 Socket接口與所述硬件單板連接；和/或，所述第二模塊通過Socket接口與所述硬件單板連接。
10. —種邏輯驗(yàn)證系統(tǒng)，其特征在于，包括算法仿真平臺、硬件單板、以及上述權(quán)利要 求6至9任一項(xiàng)所述的邏輯驗(yàn)證裝置；所述算法仿真平臺，用于輸出激勵數(shù)據(jù)和參考數(shù)據(jù)至所述邏輯驗(yàn)證裝置； 所述硬件單板，裝載有待測邏輯，用于接收所述邏輯驗(yàn)證裝置轉(zhuǎn)發(fā)的激勵數(shù)據(jù)并驗(yàn)證， 輸出驗(yàn)證數(shù)據(jù)。
全文摘要
本發(fā)明實(shí)施例涉及邏輯開發(fā)領(lǐng)域，公開了一種邏輯驗(yàn)證方法、裝置及系統(tǒng)，該方法包括接收算法仿真平臺輸出的激勵數(shù)據(jù)和參考數(shù)據(jù)；將激勵數(shù)據(jù)發(fā)送至硬件單板進(jìn)行驗(yàn)證，該硬件單板裝載有待測邏輯；將硬件單板輸出的驗(yàn)證數(shù)據(jù)與上述參考數(shù)據(jù)進(jìn)行比較，并記錄比較結(jié)果。本發(fā)明實(shí)施例可以提高邏輯驗(yàn)證的效率。
文檔編號G06F17/50GK101694677SQ20091019756
公開日2010年4月14日 申請日期2009年10月19日 優(yōu)先權(quán)日2009年10月19日
發(fā)明者傅鳴非, 吳大龍 申請人:上海華為技術(shù)有限公司;