專利名稱：一種基于閃存的高速大容量存儲器的制作方法
技術領域：
本實用新型涉及一種高速大容量存儲器，尤其是一種基于閃存的高速大容量存儲
O
背景技術：
隨著半導體技術的發(fā)展，閃存芯片的生產(chǎn)制造技術越來越成熟，單芯片的容量也 越來越大。由于閃存本身所具有的抗振性好、功耗低、質(zhì)量輕、耐高低溫惡劣環(huán)境等優(yōu)點，越 來越多的產(chǎn)品選用閃存作為存儲介質(zhì)。比如U盤、數(shù)碼產(chǎn)品、硬盤等。在工業(yè)測控和軍工及 航天領域，由于閃存所具備的各種優(yōu)點，決定了它更適合作為存儲介質(zhì)。目前，有基于閃存 為存儲介質(zhì)的電子硬盤。標準尺寸的電子硬盤受結(jié)構和接口限制，速度和容量都不高。在 速度上，目前最快的能做到100MByte/S的讀取速度，80MByte/S的寫入速度；在容量方面， 受單顆芯片的容量和體積尺寸的限制，目前最大能做到128G。在衛(wèi)星和機載的存儲應用中，往往需要大容量高速的存儲器。這類存儲器的使用 特點是順序記錄文件，不需要實現(xiàn)標準的文件系統(tǒng)，接口一般采用定制的或者標準接口，協(xié) 議自定義。而且由于這些工作平臺的環(huán)境很惡劣，比如振動很大，溫度環(huán)境很惡劣，對存儲 系統(tǒng)要求很高。傳統(tǒng)的存儲介質(zhì)采用磁存儲，比如磁帶。但是這類磁存儲產(chǎn)品有著存儲速度 慢，容量低的缺點。尤其是現(xiàn)代隨著微電子技術的發(fā)展，半導體器件工作速度越來越快，需 要存儲的數(shù)據(jù)量越來越大，傳統(tǒng)的磁存儲器已經(jīng)無法滿足應用的需求，即使是現(xiàn)在的電子 硬盤，也無法滿足要求，而基于閃存為介質(zhì)的高速大容量存儲器將會很好的解決這個問題。在國內(nèi)，目前也出現(xiàn)有一些基于閃存為存儲介質(zhì)的大容量存儲器，但是，這類產(chǎn)品 目前存在容量低、速度慢的特點，接口速度一般不超過100MB/S，為了擴展容量，往往體積龐 大，功耗很高。而且，這類產(chǎn)品沒有或者有很簡單的ECC校驗功能，不能保證數(shù)據(jù)的可靠性。 更重要的是，這類產(chǎn)品沒有數(shù)據(jù)加密和快速自毀功能，這就使得用戶數(shù)據(jù)的安全性無法得 到保障。

實用新型內(nèi)容本實用新型的目的為解決現(xiàn)有軍工及工業(yè)惡劣環(huán)境中需求的大容量、高速讀數(shù)據(jù) 存儲器的問題，采取全新的設計方法，大大提高了數(shù)據(jù)讀寫速度，更重要的是，具備了數(shù)據(jù) 的加密和快速自毀功能，具有了更好的保密性。本實用新型的技術解決方案為一種基于閃存的高速大容量存儲器，其特征在于， 該存儲器包括主控板和設置在該主控板兩側(cè)的第一存儲板和第二存儲板，第一存儲板和主 控板、主控板和第二存儲板之間分別通過第一板極連接器和第二板極連接器連接，以疊層 的方式互聯(lián)；所述主控板包括PCIe通信接口管理模塊，用于負責對外通信管理；該模塊實現(xiàn)了 PCIe接口的物理 層、數(shù)據(jù)鏈路層和應用層的協(xié)議；
3[0009]以FIFO方式工作的讀、寫接口高速緩存模塊，分別對應用戶的讀寫操作通道；數(shù)據(jù)管理單元，在數(shù)據(jù)寫入時把寫高速緩存中的數(shù)據(jù)分配到各個通道緩存中；在 數(shù)據(jù)讀出時，負責向各個通道發(fā)送讀取數(shù)據(jù)命令，并把數(shù)據(jù)從各個通道緩存中讀出并寫入 到讀高速緩存中；負責邏輯地址到物理地址的轉(zhuǎn)換及均衡磨損調(diào)整算法；內(nèi)部高速總線，包括一對獨立的數(shù)據(jù)總線和一對獨立的地址總線。數(shù)據(jù)總線包括 數(shù)據(jù)寫入總線和數(shù)據(jù)讀出總線；地址總線包括讀操作地址總線和寫操作地址總線；采用這 種讀寫分開的地址和數(shù)據(jù)總線，可以保證系統(tǒng)能夠以全雙工的方式進行數(shù)據(jù)傳輸，極大的 提高了數(shù)據(jù)傳輸速率；板級通信接口管理單元，主要負責主控板和存儲板之間的數(shù)據(jù)通信管理，包括命 令交互和數(shù)據(jù)交換；物理接口采用低壓差分信號LVDS進行數(shù)據(jù)傳輸，保證數(shù)據(jù)在通道間 的高速傳輸；板級通信接口管理單元又分為HOST端和DEVICE端，在主控板上所實現(xiàn)的是 HOST 端；所述PCIe通信接口管理模塊通過讀、寫高速緩存模塊接入數(shù)據(jù)管理單元FPGA ；所 述數(shù)據(jù)管理單元FPGA通過內(nèi)部高速總線與多個并行的通道緩存模塊連接；所述通道緩存 模塊與板級通信接口管理單元連接；所述第一存儲板或第二存儲板包括板級通信接口管理單元Device端，負責主控板的通信管理；接口通信管理單元LVDS負責對主控板的通信管理；地址管理單元，負責壞塊管理，及壞塊地址的地址重映射；命令解析單元，負責命令的解析，并向下一級單元傳遞新的控制命令，并監(jiān)控下級 模塊命令執(zhí)行狀態(tài)；ECC糾檢錯單元，負責數(shù)據(jù)流的編解碼；數(shù)據(jù)操作管理單元，負責數(shù)據(jù)的讀寫操作，并與ECC糾檢錯單元進行通信；閃存讀寫控制單元，負責具體每個通道的閃存陣列的管理，并產(chǎn)生閃存各種操作 的控制時序；所述接口通信管理單元LVDS分別通過地址管理單元、命令解析單元和數(shù)據(jù)緩存 模塊接入數(shù)據(jù)操作管理單元；數(shù)據(jù)操作管理單元分別接入ECC糾檢錯單元和通過多個并行 的陣列通道數(shù)據(jù)緩存模塊接入閃存讀寫控制單元。一種芯片數(shù)據(jù)管理方法，其特殊之處在于，該方法等分芯片的操作時間周期，并以 每一等分的時間作為芯片的讀或?qū)憰r間，在完成該一芯片的讀或?qū)懖僮骱螅⒓磳ο乱恍?片進行讀或?qū)懖僮?，依次進行，直到完成芯片的操作時間周期時，完成在該操作時間周期內(nèi) 的每一芯片的讀或?qū)懖僮?，并以該操作時間周期為周期依次輪流完成對每一芯片進行讀或 寫操作。一種快速的數(shù)據(jù)銷毀管理方法，其特殊之處在于，該方法采用芯片所支持的交叉 并行擦除命令，配合多通道并行管理方法，使所有通道內(nèi)的所有芯片幾乎同時執(zhí)行擦除操 作。本實用新型具有如下優(yōu)點1、接口傳輸速度快。采用高速的PCIe接口，配合內(nèi)部高效的閃存讀寫管理方法， 保證數(shù)據(jù)讀寫速度可達到300MB/S以上。
4[0027]2、數(shù)據(jù)讀寫全雙工進行。獨特的系統(tǒng)管理方法，保證用戶在進行數(shù)據(jù)高速寫入的 同時進行高速讀取，大大提高了用戶使用時的數(shù)據(jù)實時交互性。3、糾錯能力強，閃存使用壽命長。在糾解錯能力上，本實用新型采用獨特的編解碼 方法，可以對512個字節(jié)數(shù)據(jù)檢查8位的隨機錯誤，糾正4位的隨機錯誤。配合高效獨特的 均衡磨損調(diào)整算法，大大的提高了閃存的使用壽命。4、具有數(shù)據(jù)加密功能。對寫入數(shù)據(jù)進行加密，增加數(shù)據(jù)的安全性。5、具有快速數(shù)據(jù)銷毀功能。無論多大容量，數(shù)據(jù)擦除時間不超過5S。
圖1為本實用新型結(jié)構示意圖。圖2為本實用新型主控板設計框圖。圖3為本實用新型存儲板設計框圖。圖4為閃存陣列的組織結(jié)構示意圖。
具體實施方式
由圖1可看出，本實用新型由一塊主控板1和兩塊存儲板2構成，三塊電路板采用 板極連接器3連接，采用疊層的方式互聯(lián)。其中主控板1處在中間，兩塊存儲板2分別處在 主控板1的兩邊。參見圖2，主控板1由以下幾個單元構成PCIe通信接口管理模塊、讀寫高速緩存、 數(shù)據(jù)管理單元、內(nèi)部高速數(shù)據(jù)總線、通道緩存和板級通信接口管理單元。PCIe通信接口管理模塊負責對外通信管理，讀寫高速緩存分別對應用戶的讀寫操 作通道。數(shù)據(jù)管理單元負責在寫入時，把寫高速緩存的數(shù)據(jù)分配到各個通道緩存中；在數(shù) 據(jù)讀取時，負責向各個通道發(fā)送讀取數(shù)據(jù)命令，并把數(shù)據(jù)從各個通道緩存中讀出并寫入到 讀高速緩存中。此外，數(shù)據(jù)管理單元還負責邏輯地址到物理地址的轉(zhuǎn)換及均衡磨損調(diào)整算 法。參見圖3，存儲板2由以下幾個單元組成板級通信接口管理單元Device端、接口 通信管理單元、地址管理單元、命令解析單元、數(shù)據(jù)操作管理單元、ECC糾檢錯單元和閃存讀 寫控制單元。接口通信管理單元負責數(shù)據(jù)對主控板1的通信管理。地址管理單元負責壞塊管 理，及壞塊地址的地址重映射。命令解析單元負責命令的解析，并向下一級單元傳遞新的控 制命令，并監(jiān)控下級模塊命令執(zhí)行狀態(tài)。數(shù)據(jù)操作管理單元負責數(shù)據(jù)的讀寫操作，并與ECC 糾檢錯單元進行通信。ECC糾檢錯單元負責數(shù)據(jù)流的編解碼。閃存讀寫控制單元負責具體 每個通道的閃存陣列的管理，并產(chǎn)生閃存各種操作的控制時序。當執(zhí)行讀操作時，主控板1根據(jù)邏輯地址計算出實際的物理地址，這個物理地址 包含存儲板2的板號通道信息和存儲板2內(nèi)物理通道的通道號信息。主控板1命令和地址 信息傳遞給相應的存儲板2，存儲板2接收到信息后，進行地址和命令的解析。在解析地址 時，有可能會發(fā)現(xiàn)目標地址為壞塊區(qū)，這就需要重新對物理地址進行重映射。存儲板2的命 令解析單元就負責進行命令的解析，并向下傳遞解析后的時序操作命令。當相應通道的閃 存讀寫控制單元執(zhí)行完讀操作，把數(shù)據(jù)寫入到通道緩存中后，向數(shù)據(jù)操作管理單元反饋反 饋信號。收到返回信號后，數(shù)據(jù)操作管理單元開始把通道緩存中的數(shù)據(jù)向接口高速緩存中 搬移，在這個過程中，同時進行ECC的解碼工作。讀寫接口高速緩存以FIFO方式工作，一旦里面有數(shù)據(jù)，接口管理單元開始讀取數(shù)據(jù)向主控板傳遞數(shù)據(jù)。主控板同時可是啟動外部接 口管理單元向外傳遞數(shù)據(jù)。當執(zhí)行讀操作時，同樣的，主控板1把命令傳、地址和數(shù)據(jù)一起傳到相應的存儲板 2中，存儲板2收到命令后，解析成閃存讀操作命令，并把命令和地址傳遞到相應的閃存讀 寫控制單元，同時管理單元啟動ECC糾解錯單元，進行數(shù)據(jù)的編碼，編碼后的數(shù)據(jù)寫入到通 道緩存中。由閃存讀寫控制單元負責把數(shù)據(jù)寫入到閃存芯片中去。需要說明的是，無論讀寫操作，整個數(shù)據(jù)流程都是以流水線的工作模式進行操作， 這樣提高整個系統(tǒng)的數(shù)據(jù)吞吐速度。在對閃存陣列內(nèi)的芯片進行讀寫和擦除操作時，也是采用流水線操作的思路。單 個閃存的寫入和擦除都需要一個很長的等待時間，寫入最大等待時間為700us，擦除的最大 等待時間為2ms。如果在這段時間一直等待，對總線是一種極大的浪費，寫入速度無法滿足 接口要求。因此，本實用新型也應用了一項創(chuàng)新的閃存流水線管理技術。參見圖4，當對一個芯片操作完成后，立即轉(zhuǎn)入下一個閃存芯片的操作，等到輪詢 操作完一圈回到第一次操作的閃存芯片時，該芯片上次操作的等待時間已經(jīng)滿足。這樣依 次類推，既保證每個閃存芯片的操作等待時間都滿足，又保證了總線一直處于繁忙狀態(tài)，極 大的提高了數(shù)據(jù)吞吐速度。該方法的具體過程是等分芯片的操作時間周期，并以每一等分 的時間作為芯片的讀或?qū)憰r間，在完成該一芯片的讀或?qū)懖僮骱?，立即對下一芯片進行讀 或?qū)懖僮?，依次進行，直到完成芯片的操作時間周期時，完成在該操作時間周期內(nèi)的每一芯 片的讀或?qū)懖僮鳎⒁栽摬僮鲿r間周期為周期依次輪流完成對每一芯片進行讀或?qū)懖僮?。在?zhí)行數(shù)據(jù)銷毀時，在每個通道內(nèi)也是基于以上流水線處理的思路進行擦除操 作，但是由于擦除命令的寫入時間非常短，所以每個通道內(nèi)芯片幾乎可以認為是同時執(zhí)行 擦除操作。而對各個通道，則完全并行擦除操作。這樣從整個系統(tǒng)來看，所有芯片可以認為 同時進行擦除操作。這樣，無論有多少個芯片，所執(zhí)行的擦除時間都和一個芯片的擦除時間 一樣。而一個閃存芯片的擦除時間是固定可計算的，不超過5s。因此，物理存儲器容量有多 大，全盤擦除時間都不超過5s。本實用新型的基于閃存為存儲介質(zhì)的高速大容量存儲器，按照3U尺寸，容量可做 到512G、T，接口采用PCIe，數(shù)據(jù)讀寫速度可達300MByte/S。整個系統(tǒng)采用FPGA作為核心 管理器件，實現(xiàn)了閃存的動態(tài)磨損調(diào)整算法、ECC/EDC糾錯算法和壞塊管理算法。支持數(shù)據(jù) 讀寫的全雙工進行，真正實現(xiàn)了可靠、高速和高性能。更重要的是，具有快速自毀功能，無論 多大容量，全盤數(shù)據(jù)銷毀時間不超過5s，具有極好的保密性。
權利要求一種基于閃存的高速大容量存儲器，其特征在于該存儲器包括主控板和設置在該主控板兩側(cè)的第一存儲板和第二存儲板，第一存儲板和主控板、主控板和第二存儲板之間分別通過第一板極連接器和第二板極連接器連接，以疊層的方式互聯(lián)；所述主控板包括PCIe通信接口管理模塊，用于負責對外通信管理；該模塊實現(xiàn)了PCIe接口的物理層、數(shù)據(jù)鏈路層和應用層的協(xié)議；以FIFO方式工作的讀、寫接口高速緩存，分別對應用戶的讀寫操作通道；數(shù)據(jù)管理單元，在數(shù)據(jù)寫入時把寫高速緩存中的數(shù)據(jù)分配到各個通道緩存中；在數(shù)據(jù)讀出時，負責向各個通道發(fā)送讀取數(shù)據(jù)命令，并把數(shù)據(jù)從各個通道緩存中讀出并寫入到讀高速緩存中；負責邏輯地址到物理地址的轉(zhuǎn)換及均衡磨損調(diào)整算法；內(nèi)部高速總線，包括一對獨立的數(shù)據(jù)總線和一對獨立的地址總線；數(shù)據(jù)總線包括數(shù)據(jù)寫入總線和數(shù)據(jù)讀出總線；地址總線包括讀操作地址總線和寫操作地址總線；采用這種讀寫分開的地址和數(shù)據(jù)總線，可以保證系統(tǒng)能夠以全雙工的方式進行數(shù)據(jù)傳輸；板級通信接口管理單元，主要負責主控板和存儲板之間的數(shù)據(jù)通信管理，包括命令交互和數(shù)據(jù)交換；其物理接口采用低壓差分信號(LVDS)進行數(shù)據(jù)傳輸，板級通信接口管理單元又分為HOST端和DEVICE端，在主控板上所實現(xiàn)的是HOST端；所述PCIe通信接口管理模塊通過讀、寫高速緩存模塊接入數(shù)據(jù)管理單元FPGA；所述數(shù)據(jù)管理單元FPGA通過內(nèi)部高速總線與多個并行的通道緩存模塊連接；所述通道緩存模塊與板級通信接口管理單元連接；所述第一存儲板或第二存儲板包括板級通信接口管理單元Device端，負責主控板的通信管理；接口通信管理單元LVDS負責對主控板的通信管理；地址管理單元，負責壞塊管理，及壞塊地址的地址重映射；命令解析單元，負責命令的解析，并向下一級單元傳遞新的控制命令，并 監(jiān)控下級模塊命令執(zhí)行狀態(tài)；ECC糾檢錯單元，負責數(shù)據(jù)流的編解碼；數(shù)據(jù)操作管理單元，負責數(shù)據(jù)的讀寫操作，并與ECC糾檢錯單元進行通信；閃存讀寫控制單元，負責具體每個通道的閃存陣列的管理，并產(chǎn)生閃存各種操作的控制時序；所述接口通信管理單元LVDS分別通過地址管理單元、命令解析單元和數(shù)據(jù)緩存模塊接入數(shù)據(jù)操作管理單元；數(shù)據(jù)操作管理單元分別接入ECC糾檢錯單元和通過多個并行的陣列通道數(shù)據(jù)緩存模塊接入閃存讀寫控制單元。
專利摘要本實用新型涉及一種基于閃存的高速大容量存儲器，包括主控板和設置在該主控板兩側(cè)的第一存儲板和第二存儲板，第一存儲板和主控板、主控板和第二存儲板之間分別通過第一板極連接器和第二板極連接器連接，以疊層的方式互聯(lián)；本實用新型具有接口傳輸速度快、大大提高了用戶使用時的數(shù)據(jù)實時交互性、糾錯能力強，閃存使用壽命長、具有數(shù)據(jù)加密功能。對寫入數(shù)據(jù)進行加密，增加數(shù)據(jù)的安全性及具有快速數(shù)據(jù)銷毀功能的優(yōu)點。
文檔編號G06F12/08GK201751899SQ20092024547
公開日2011年2月23日 申請日期2009年11月27日 優(yōu)先權日2009年11月27日
發(fā)明者劉升, 崔建杰, 李曉娟 申請人:西安奇維測控科技有限公司