專利名稱：存儲器模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包含非易失性存儲器和信息處理裝置的信息處理系統(tǒng)及存儲器模塊 的控制方法。
背景技術(shù)：
以往，存在把閃速存儲器(32M bit容量)和靜態(tài)隨機(jī)存取存儲器(SRAM(4M bit 容量))按疊層芯片的方式一體密封在FBGA(Fin印itch Ball Grid Array)型封裝中的復(fù) 合型半導(dǎo)體存儲器。閃速存儲器和SRAM的地址輸入端子和數(shù)據(jù)輸入輸出端子相對于FBGA 型封裝的輸入輸出電極共用。不過各自的控制端子分別獨立(例如，參照非專利文獻(xiàn)1)。此外，存在把閃速存儲器(1GM bit容量)和動態(tài)隨機(jī)存取存儲器(DRAM(512M bit 容量))按疊層芯片的方式一體密封在FBGA (Fine pitch Ball Grid Array)型封裝中的復(fù) 合型半導(dǎo)體存儲器。閃速存儲器和動態(tài)隨機(jī)存取存儲器的地址輸入端子和數(shù)據(jù)輸入輸出端 子以及各自的控制端子分別相對于FBGA型封裝的輸入輸出電極獨立(例如，參照非專利文 獻(xiàn)2)。此外，還存在把閃速存儲器和DRAM芯片一體密封在引線框型封裝中的復(fù)合型半 導(dǎo)體存儲器。該復(fù)合型半導(dǎo)體存儲器中，閃速存儲器和DRAM的地址輸入端子、數(shù)據(jù)輸入輸 出端子以及控制端子相對于封裝的輸入輸出電極而共用化來進(jìn)行輸入輸出(例如，參照專 利文獻(xiàn)1的圖1和圖15、專利文獻(xiàn)2)。此外，還存在由作為主存儲裝置處理的閃速存儲器、高速緩沖存儲器、控制器及 CPU構(gòu)成的系統(tǒng)(例如，參照專利文獻(xiàn)3的圖1)。此外，還存在由閃速存儲器、DRAM及傳送控制電路構(gòu)成的半導(dǎo)體存儲器(例如，參 照專利文獻(xiàn)4的圖2、專利文獻(xiàn)5)。此外，存在連接多個同一種類的存儲器的存儲器模塊(參照專利文獻(xiàn)6、專利文獻(xiàn) 7)。[非專利文獻(xiàn)1]“復(fù)合存儲器(疊層CSP)閃速存儲器+RAM數(shù)據(jù)單”，形名LRS1380， [online]，平成13年12月10日，夏普株式會社，[平成14年8月21日檢索]，因特網(wǎng) <URLhttp://www. sharp, co. jp/products/device/flash/cmlist. html>[非專利文獻(xiàn)2]“MCP 數(shù)據(jù)單”，形名 KBE00F005A-D411，[online]，平成 17 年 6 月， 三星電子株式會社，[平成18年4月10日檢索]，<URLhttp://www. samsung. com/Products/ Semiconductor/common/product_list. aspx ？ family_cd = MCP0>[專利文獻(xiàn)1]日本特開平05-299616號公報[專利文獻(xiàn)2]歐洲專利申請公開第0566306號說明書[專利文獻(xiàn)3]日本特開平07-146820號公報
[專利文獻(xiàn)4]日本特開2001-5723號公報[專利文獻(xiàn)5]日本特開2002-366429號公報[專利文獻(xiàn)6]日本特開2002-7308號公報[專利文獻(xiàn)7]日本特開2004-192616號公報

發(fā)明內(nèi)容
本申請發(fā)明人在本申請之前，對移動電話及其中使用的處理器、閃速存儲器、隨機(jī) 存取存儲器構(gòu)成的信息處理系統(tǒng)進(jìn)行了研究。如圖36所示，在移動電話中使用信息處理裝置PRC、存儲器模塊MCM1和MCM2。信 息處理裝置PRC由中央運算裝置CPU和SRAM控制器SRC、DRAM控制器DRC和NAND型閃速 存儲器控制器NDC構(gòu)成。存儲器模塊MCM1由NOR型閃速存儲器NOR FLASH和SRAM構(gòu)成。 存儲器模塊MCM2由NAND型閃速存儲器NANDFLASH和DRAM構(gòu)成。信息處理裝置PRC對存 儲器模塊MCM1和MCM2進(jìn)行存取，進(jìn)行數(shù)據(jù)的讀出和寫入。接通電源后，信息處理裝置PRC讀出NOR型閃速存儲器N0RFLASH中存儲的引導(dǎo)數(shù) 據(jù)，起動自己。然后，信息處理裝置PRC根據(jù)需要從NOR型閃速存儲器NOR FLASH讀出應(yīng)用 程序，由中央運算裝置CPU執(zhí)行。SRAM和DRAM作為工作存儲器發(fā)揮作用，保存中央運算裝 置CPU中的計算結(jié)果。在NAND型閃速存儲器NAND FLASH中主要存儲音樂數(shù)據(jù)和動態(tài)圖像數(shù)據(jù)，信息處 理裝置PRC根據(jù)需要從NAND型閃速存儲器NAND FLASH向DRAM讀出音樂數(shù)據(jù)和動態(tài)圖像 數(shù)據(jù)，進(jìn)行音樂和動態(tài)圖像的再現(xiàn)。近年，以移動電話為代表的便攜設(shè)備的多功能化越來越 進(jìn)展，產(chǎn)生處理多種接口的必要。如圖36所示，當(dāng)前在CPU中，按不同的存儲器件的每一個設(shè)有控制器，與存儲器并 聯(lián)連接。移動電話所要處理的應(yīng)用程序、數(shù)據(jù)、工作區(qū)伴隨著移動電話中附帶的功能(音樂 和游戲之類的分發(fā)等)的增加而增大，這就需要更大存儲容量的存儲器。因此，這將導(dǎo)致連接CPU和存儲器的信號布線數(shù)增多，印刷電路板成本增力卩、噪聲 增加、信號變形(skew)增加，無法應(yīng)對移動電話的低成本化、高速化、小型化。因此，本發(fā)明的目的之一在于，提供一種便于使用的信息系統(tǒng)裝置，能夠使信息處 理裝置和存儲器之間、存儲器和存儲器之間的信號布線數(shù)降低，并能以高速和低成本確保 存儲器容量的擴(kuò)充性。示出本發(fā)明中代表性的裝置如下。串聯(lián)連接信息處理裝置、動態(tài)隨機(jī)存取存儲器、 N0R型閃速存儲器、NAND型閃速存儲器，將它們安裝到一個密封體中，在密封體中設(shè)置用于 進(jìn)行與半導(dǎo)體芯片的布線的電極、用于進(jìn)行密封體和密封體外部的連接的電極。這時，在從信息處理裝置對各動態(tài)隨機(jī)存取存儲器、N0R型閃速存儲器、NAND型閃 速存儲器的讀出請求中包含請求目標(biāo)的識別信息，進(jìn)而也可以在數(shù)據(jù)的讀出中包含傳送目 標(biāo)的識別信息。可以按照讀出次數(shù)，動態(tài)地確定對信息處理裝置的各存儲器之間的數(shù)據(jù)讀出順 序。進(jìn)而，也可以是，能夠?qū)ψx出次數(shù)編制程序。也可以是，在接通電源后，信息處理裝置向串聯(lián)連接的各存儲器進(jìn)行確定識別信 息的控制。
也可以是，與向存儲器輸入的讀出請求的時間順序無關(guān)，做成能夠不等待時間遲 的讀出數(shù)據(jù)而發(fā)送時間早的讀出數(shù)據(jù)的控制。也可以是，做成能獨立進(jìn)行接受各存儲器的讀出請求的電路和發(fā)送所讀出的數(shù)據(jù) 的電路的動作的控制。也可以是，做成能獨立進(jìn)行寫入動作和讀出動作的控制。也可以是，做成能夠根據(jù)需要變更各存儲器的時鐘頻率的控制。也可以是，所述信息處理裝置從NAND型閃速存儲器讀出數(shù)據(jù)時，進(jìn)行錯誤檢測和 糾正，在寫入時，對沒正確進(jìn)行寫入的不良地址進(jìn)行替代處理。本發(fā)明還提供一種存儲器模塊，串聯(lián)連接了多個存儲器件，其特征在于構(gòu)成上述 存儲器模塊的上述存儲器件具有狀態(tài)寄存器；上述狀態(tài)寄存器保存在對請求的響應(yīng)中未處 理的響應(yīng)數(shù)、讀出錯誤、寫入錯誤、以及ID錯誤中的任意一個。本發(fā)明的效果是，能夠?qū)崿F(xiàn)高速和低成本、能確保存儲器容量的擴(kuò)充性的便于使 用的信息處理系統(tǒng)裝置。


圖1是表示應(yīng)用本發(fā)明的信息處理系統(tǒng)的結(jié)構(gòu)的一個例子的結(jié)構(gòu)圖。圖2是表示應(yīng)用本發(fā)明的信息處理系統(tǒng)的地址變換的一個例子的說明圖。圖3是表示應(yīng)用本發(fā)明的信息處理系統(tǒng)的電源接通時的動作一個例子的圖。圖4是表示構(gòu)成應(yīng)用本發(fā)明的信息處理系統(tǒng)的存儲器結(jié)構(gòu)的一個例子的圖。圖5是表示對于應(yīng)用本發(fā)明的信息處理系統(tǒng)中發(fā)生的請求的動作的一個例子的 流程圖。圖6是表示對于應(yīng)用本發(fā)明的信息處理系統(tǒng)中的響應(yīng)的動作的一個例子的流程 圖。圖7是表示對于應(yīng)用本發(fā)明的信息處理系統(tǒng)中的響應(yīng)的動作的一個例子的流程 圖。圖8是表示響應(yīng)調(diào)度電路SCH的動作的流程圖。圖9是表示響應(yīng)調(diào)度電路SCH的響應(yīng)優(yōu)先級的變更動作的一個例子的圖。圖10是表示應(yīng)用本發(fā)明的信息處理系統(tǒng)的時鐘控制動作的一個例子的流程圖。圖11是表示構(gòu)成應(yīng)用本發(fā)明的信息處理系統(tǒng)的存儲器的存儲器電路結(jié)構(gòu)的一個 例子的圖。圖12是表示構(gòu)成應(yīng)用本發(fā)明的信息處理系統(tǒng)的存儲器結(jié)構(gòu)的一個例子的圖。圖13是表示響應(yīng)調(diào)度電路SCH的響應(yīng)優(yōu)先級的變更動作的一個例子的圖。圖14是表示構(gòu)成應(yīng)用本發(fā)明的信息處理系統(tǒng)的存儲器結(jié)構(gòu)的一個例子的圖。圖15是表示響應(yīng)調(diào)度電路SCH的響應(yīng)優(yōu)先級的變更動作的一個例子的圖。圖16是表示對于應(yīng)用本發(fā)明的信息處理系統(tǒng)中的錯誤響應(yīng)的動作的一個例子的 流程圖。圖17是表示應(yīng)用本發(fā)明的信息處理系統(tǒng)的中的動作波形的一個例子的圖。圖18是表示應(yīng)用本發(fā)明的信息處理系統(tǒng)的中的動作波形的一個例子的圖。圖19是表示應(yīng)用本發(fā)明的信息處理系統(tǒng)的中的動作波形的一個例子的圖。
圖20是表示應(yīng)用本發(fā)明的信息處理系統(tǒng)的中的動作波形的一個例子的圖。圖21是表示應(yīng)用本發(fā)明的信息處理系統(tǒng)的中的動作波形的一個例子的圖。圖22是表示應(yīng)用本發(fā)明的信息處理系統(tǒng)的中的動作波形的一個例子的圖。圖23是表示應(yīng)用本發(fā)明的信息處理系統(tǒng)的中的動作波形的一個例子的圖。圖24是應(yīng)用本發(fā)明的信息處理系統(tǒng)的結(jié)構(gòu)圖。圖25是應(yīng)用本發(fā)明的信息處理系統(tǒng)的結(jié)構(gòu)圖。圖26是應(yīng)用本發(fā)明的信息處理系統(tǒng)的結(jié)構(gòu)圖。圖27是應(yīng)用本發(fā)明的信息處理系統(tǒng)的結(jié)構(gòu)圖。圖28是應(yīng)用本發(fā)明的信息處理系統(tǒng)的結(jié)構(gòu)圖。圖29是表示本發(fā)明的存儲器信息處理系統(tǒng)的安裝形態(tài)的一個例子的圖。圖30是表示本發(fā)明的存儲器信息處理系統(tǒng)的安裝形態(tài)的一個例子的圖。圖31是表示本發(fā)明的存儲器信息處理系統(tǒng)的安裝形態(tài)的一個例子的圖。圖32是表示本發(fā)明的存儲器信息處理系統(tǒng)的安裝形態(tài)的一個例子的圖。圖33是表示本發(fā)明的存儲器信息處理系統(tǒng)的安裝形態(tài)的一個例子的圖。圖34是表示利用本發(fā)明的存儲器信息處理系統(tǒng)的移動電話的結(jié)構(gòu)例的框圖。圖35是表示利用本發(fā)明的存儲器信息處理系統(tǒng)的移動電話的結(jié)構(gòu)例的框圖。圖36是表示在移動電話中利用的現(xiàn)有的存儲器結(jié)構(gòu)例的框圖。標(biāo)號說明CPU CHIP-信息處理裝置；CPUO、CPU1、CPU2、CPU3-信息處理電路；CON-存儲器 控制電路；RqQ_請求隊列；RsQ-響應(yīng)隊列；BotID-引導(dǎo)設(shè)備ID寄存器；EndID-終端設(shè)備 ID寄存器；MEM-存儲器模塊；MO、Ml、M2-存儲器芯片；INIT-初始設(shè)定電路；ReqIF-請求 接口電路；ResIF-響應(yīng)接口電路；MemVL、MemNVl、MemNV2-存儲器電路；ResIF-響應(yīng)接口 電路；RqCkC-請求時鐘控制電路；RqCT-請求隊列控制電路；disID_ID寄存器；Bsig-引導(dǎo) 設(shè)備識別信號；RqCkO、RqCkl、RqCk2_ 請求時鐘；RsCkO、RsCkl、RsCk2_ 響應(yīng)時鐘；RqENO、 RqENl、RqEN2-請求使能信號；RsENO、RsENl、RsEN2_ 響應(yīng)使能信號；RqMuxO、RqMuxl、 RqMux2-請求信號；RsMuxO、RsMuxl、RsMux2_ 響應(yīng)信號；ckl、ck2、ck3、ck4-時鐘信號； BotlD-AREA-引導(dǎo)設(shè)備ID存儲區(qū)；EndlD-AREA-最終端設(shè)備ID存儲區(qū)；InitPR-AREA-初始 程序區(qū)；0SAP-AREA-程序存儲區(qū)；COPY-AREA-復(fù)制區(qū)；WORK-AREA-工作區(qū)；DATA-AREA-數(shù) 據(jù)區(qū)；REP-AREA-代替區(qū)；PwOn-電源接通區(qū)間；RESET-復(fù)位區(qū)間；BootlDSet-引導(dǎo)設(shè)備ID 設(shè)定期間；LinkEn-連接確認(rèn)期間；BootRD-引導(dǎo)數(shù)據(jù)讀出期間；InitID_ID編號設(shè)定期間； Idle-空閑期間；RqQI、RqQXI、RqQX0-請求隊列電路；dstID_ID寄存器電路；CPQ-ID比較電 路；RsQo、RsQp-響應(yīng)隊列電路；STReg-狀態(tài)寄存器電路；SCH-響應(yīng)調(diào)度電路；CmdDec-命 令譯碼器；ContLogic-控制電路；RaddLat-行地址緩存器；CaddLat-列地址緩存器； RefC-更新計數(shù)器；Thmo-溫度計；WdataLat-寫入數(shù)據(jù)緩存器；RdataLat-讀出數(shù)據(jù)緩存 器；RowDec-行譯碼器；ColDec-列譯碼器；SenseAmp-讀出放大器；DataCont-數(shù)據(jù)控制電 路；Bank0、Bankl、Bank2、Bank3、Bank4、Bank5、Bank6、Bank7-存儲體；BotID-弓丨導(dǎo)設(shè)備 ID 值；EndID-終端設(shè)備ID值；DRAM、DRAM0、DRAM1-動態(tài)隨機(jī)存取存儲器；N0R-N0R型閃速存儲 器；NAND、NANDO、NAND1-NAND型閃速存儲器；HDD-硬盤；MRAM-磁隨機(jī)存取存儲器；CHIPM、 CHIPM1、CHIPM2、CHIPM3、CHIPM4-半導(dǎo)體芯片；PCB-印刷電路板；COVER-模塊的密封蓋；PATH1 PATH5-接合線；ANT-天線；RF-無線塊；SP-聲音多媒體數(shù)字信號編解碼器；SK-揚 聲器；MK-麥克風(fēng)；CPU-處理器；DRAM-動態(tài)隨機(jī)存取存儲器；LCD-液晶顯示部；KEY-鍵盤； MSM-存儲器模塊；CPU MAIN-信息處理裝置；SLP-把信息處理裝置CPU MAIN和存儲器模塊 MSM層疊在一個密封體中的模塊；PRC-信息處理裝置；MCM1、MCM2-存儲器模塊；CPU-中央 運算裝置；SRC、DRAC、NDC-存儲器控制器；NOR FLASH-N0R型閃速存儲器；SRAM-靜態(tài)隨機(jī) 存取存儲器；NAND FLASH-NAND型閃速存儲器；DRAM-動態(tài)隨機(jī)存取存儲器。
具體實施例方式下面參照附圖詳細(xì)說明本發(fā)明的實施例。在實施例中，構(gòu)成各塊的電路元件沒有 被特別限制，是利用公知的CMOS (互補M0S晶體管)等的集成電路技術(shù)而形成在單晶硅那 樣的一個半導(dǎo)體襯底上。[實施例1]圖1示出應(yīng)用本發(fā)明的作為實施例1的由信息處理裝置CPU_CHIP和存儲器模塊 MEM構(gòu)成的信息處理系統(tǒng)。以下分別加以說明。信息處理裝置CPU_CHIP由信息處理電路CPUO、CPU1、CPU2、CPU3和存儲器控制電 路CON構(gòu)成。存儲器控制電路CON包含請求隊列RqQ、響應(yīng)隊列RsQ、引導(dǎo)設(shè)備ID寄存器 BotID、終端設(shè)備ID寄存器EndID。在CPU0、CPU1、CPU2、CPU3中，通過存儲器控制電路C0N， 從存儲器模塊MEMO讀出并執(zhí)行0S、應(yīng)用程序和由應(yīng)用程序進(jìn)行處理的數(shù)據(jù)。請求隊列RqQ存儲用于向存儲器模塊MEMO輸出的由CPUO、CPU1、CPU2、CPU3執(zhí)行 的應(yīng)用程序的結(jié)果等。響應(yīng)隊列RsQ存儲用于向CPUO、CPU1、CPU2、CPU3輸出的從存儲器 模塊MEMO讀出的應(yīng)用程序等。存儲器模塊MEMO由存儲器芯片(chip)M0、M1、M2構(gòu)成。此外，信息處理裝置CPU_ CHIP和存儲器芯片M0、Ml、M2串聯(lián)連接。存儲器芯片M0是易失性存儲器，存儲器芯片Ml、 M2是非易失性存儲器。代表性的易失性存儲器中有對存儲器陣列使用動態(tài)隨機(jī)存取存儲單 元的DRAM和偽靜態(tài)隨機(jī)存取存儲器PSRAM、使用靜態(tài)隨機(jī)存取存儲單元的SRAM，在本發(fā)明 中能利用全部易失性存儲單元。在本實施例中，說明對存儲器陣列使用動態(tài)隨機(jī)存取存儲 單元的例子。能對非易失性存儲器使用R0M(只讀存儲器)、EEPR0M(電可擦除只讀存儲器)、閃 速存儲器、相變存儲器、磁隨機(jī)存取存儲器MRAM、電阻開關(guān)型隨機(jī)存取存儲器ReRAM。在本 實施例中，以閃速存儲器為例進(jìn)行說明。此外，在代表性的閃速存儲器中有N0R型閃速存儲器、AND型閃速存儲器、NAND型 閃速存儲器、0RNAND型閃速存儲器，在本發(fā)明中能使用全部閃速存儲器。在本實施例中，以 N0R型閃速存儲器為例進(jìn)行說明。雖然未特別限制，但是作為存儲器芯片M0使用的典型的易失性存儲器是利用動 態(tài)存儲單元的動態(tài)隨機(jī)存取存儲器，讀出時間為15ns左右，具有約1Gbit的存儲容量。雖 然未特別限制，但是存儲器芯片M0用作由信息處理裝置CPU_CHIP執(zhí)行應(yīng)用程序的暫時的 工作存儲器。雖然未特別限制，但是作為存儲器芯片Ml使用的典型的閃速存儲器利用N0R型閃 速存儲器單元，讀出時間是80ns左右，具有約1Gbit的存儲容量。雖然未特別限制，但是在存儲器芯片Ml中存儲由信息處理裝置CPU_CHIP執(zhí)行的OS、引導(dǎo)代碼、引導(dǎo)設(shè)備ID值、終端 設(shè)備ID值及應(yīng)用程序等。雖然未特別限制，但是作為存儲器芯片M2使用的典型的閃速存儲器利用NAND型 閃速存儲器單元，讀出時間是25 y s左右，具有約4Gbit的存儲容量。雖然未特別限制，但 是在存儲器芯片Ml中主要存儲由信息處理裝置CPU_CHIP進(jìn)行再現(xiàn)、錄音和錄像處理所需 的聲音數(shù)據(jù)、靜止圖像數(shù)據(jù)和動態(tài)圖像數(shù)據(jù)等。存儲器芯片M0由初始設(shè)定電路INIT、請求接口電路ReqIF、響應(yīng)接口電路ResIF、 存儲器電路MemVL構(gòu)成。請求接口電路ReqIF由請求時鐘控制電路RqCkC、請求隊列控制電 路RqCT構(gòu)成。響應(yīng)接口電路ResIF由響應(yīng)時鐘控制電路RsCkC、響應(yīng)隊列控制電路RqCT構(gòu) 成。存儲器電路MemVL未特別限定，為易失性存儲器且是利用動態(tài)隨機(jī)存取存儲單元的動 態(tài)隨機(jī)存取存儲器。請求時鐘控制電路RqCkC由時鐘驅(qū)動電路Drvl和時鐘分頻電路Divl 構(gòu)成。存儲器芯片Ml由初始設(shè)定電路INIT、請求接口電路ReqIF、響應(yīng)接口電路ResIF、存 儲器電路MemNVl構(gòu)成。請求接口電路ReqIF由請求時鐘控制電路RqCkC、請求隊列控制電 路RqCT構(gòu)成。響應(yīng)接口電路ResIF由響應(yīng)時鐘控制電路RsCkC、響應(yīng)隊列控制電路RqCT構(gòu) 成。存儲器電路MemNVl未特別限定，為非易失性存儲器且是利用NOR型閃速存儲器單 元的NOR型閃速存儲器。在存儲器電路MemVL中存儲引導(dǎo)設(shè)備ID值和終端設(shè)備ID值。請求時鐘控制電路RqCkC由時鐘驅(qū)動電路Drvl和時鐘分頻電路Divl構(gòu)成。存儲器芯片M2由初始設(shè)定電路INIT、請求接口電路ReqIF、響應(yīng)接口電路ResIF、 存儲器電路MemNV2構(gòu)成。存儲器芯片M2表示是串聯(lián)連接的存儲器芯片中最終端的存儲器 芯片，因此雖未特別限定，但是把RqEn3、RsMux3、RqCk3接地(gnd)。請求接口電路ReqIF由請求時鐘控制電路RqCkC、請求隊列控制電路RqCT構(gòu)成。 響應(yīng)接口電路ResIF由響應(yīng)時鐘控制電路RsCkC、響應(yīng)隊列控制電路RqCT構(gòu)成。存儲器電 路MemNV2雖未特別限定，但其為非易失性存儲器且是利用NAND型閃速存儲器單元的NAND 型閃速存儲器。請求時鐘控制電路RqCkC由時鐘驅(qū)動電路Drvl和時鐘分頻電路Divl構(gòu)成。存儲器芯片M0、M1、M2的初始設(shè)定電路INIT在電源接通后，立即對各存儲器芯片 進(jìn)行初始設(shè)定。在存儲器芯片M0、M1、M2的請求隊列控制電路RqCT中設(shè)有存儲各存儲器芯 片的ID編號的ID寄存器。在電源剛剛接通后，首先由初始設(shè)定電路INIT進(jìn)行初始設(shè)定， 接著由信息處理裝置CPU_CHIP確定存儲器芯片MO、Ml、M2的ID編號，向各存儲器芯片的 ID寄存器存儲ID編號。存儲器芯片M0、M1、M2未特別限定，分別具有引導(dǎo)設(shè)備識別信號Bsig，當(dāng)引導(dǎo)設(shè)備 識別信號Bsig接地(gnd)時，表示該存儲器芯片是存儲用于進(jìn)行電源剛剛接通之后的動作 的引導(dǎo)程序的引導(dǎo)設(shè)備。引導(dǎo)設(shè)備識別信號Bsig連接在電源(vdd)上時，表示該存儲器芯 片不是引導(dǎo)設(shè)備。雖然未特別限定，但是存儲器芯片Ml是引導(dǎo)設(shè)備，存儲器芯片M0和M2 不設(shè)定為引導(dǎo)設(shè)備。此外，通過引導(dǎo)設(shè)備識別信號Bsig，能對哪個芯片為引導(dǎo)設(shè)備這一情況 編制程序。RqCkO、RqCkl、RqCk2 是請求時鐘，RsCkO、RsCkl、RsCk2 是響應(yīng)時鐘。RqEN0、RqENl、 RqEN2是請求使能信號，RsENO、RsENl、RsEN2是響應(yīng)使能信號。RqMuxO、RqMuxl、RqMux2是 請求信號，RsMuxO、RsMuxl、RsMux2是響應(yīng)信號。
存儲器芯片M0未特別限定，但是如果能接受來自信息處理裝置CPU_CHIP的請求， 就使RqENO為High (高)，如果不能受理，就使RqENO為Low (低)。存儲器芯片Ml未特別 限定，但是如果能接受來自存儲器芯片M0的請求，就使RqEm為High，如果不能受理，就使 RqEm為Low。存儲器芯片M2未特別限定，但是如果能接受來自存儲器芯片Ml的請求，就 使RqEN2為High，如果不能受理，就使RqEN2為Low。RqMuxO、RqMuxU RqMux2是請求信號，通過這些請求信號發(fā)送的請求未特別限定， 但是把ID值、命令、地址和寫入數(shù)據(jù)等多路復(fù)用，與各自的請求時鐘RqCkO、RqCkl、RqCk2同 步發(fā)送。RsMuxO、RsMuxU RsMux2是響應(yīng)信號，通過這些響應(yīng)信號發(fā)送的響應(yīng)未特別限定， 但是把ID值和讀出的數(shù)據(jù)等多路復(fù)用，與各自的響應(yīng)時鐘RsCkO、RsCkl、RsCk2同步發(fā)送。
以下說明本存儲器系統(tǒng)的動作。首先就電源剛剛接通后的動作加以說明。<電源接通后的動作說明>首先就電源剛剛接通后的本存儲器系統(tǒng)的動作加以說明。當(dāng)對信息處理裝置CPU_CHIP接通電源后，就把引導(dǎo)設(shè)備ID寄存器BotID設(shè)定為 1，把終端設(shè)備ID寄存器EndID設(shè)定為0。當(dāng)對存儲器芯片M0接通電源后，自身的初始設(shè)定電路INIT就對自身的請求隊 列控制電路RqCT、響應(yīng)隊列控制電路RsCT、請求時鐘控制電路RqCkC、響應(yīng)時鐘控制電路 RsCkC、時鐘分頻電路Divl和Div2、存儲器電路MemVL進(jìn)行初始設(shè)定。把請求隊列控制電路 RqCT具有的ID寄存器設(shè)定為0，把ID有效位設(shè)定為Low。對于響應(yīng)隊列控制電路RsCT具 有的響應(yīng)仲裁電路的響應(yīng)優(yōu)先級，存儲器芯片M0的響應(yīng)優(yōu)先級初始設(shè)定為1，存儲器芯片 Ml的響應(yīng)優(yōu)先級初始設(shè)定為2，存儲器芯片M2的響應(yīng)優(yōu)先級初始設(shè)定為3。時鐘分頻電路 Divl和Div2的分頻比設(shè)定為1。當(dāng)對存儲器芯片Ml接通電源后，自身的初始設(shè)定電路INIT就對自身的請求隊 列控制電路RqCT、響應(yīng)隊列控制電路RsCT、請求時鐘控制電路RqCkC、響應(yīng)時鐘控制電路 RsCkC、時鐘分頻電路Divl、Div2、存儲器電路MemNVl進(jìn)行初始設(shè)定。把請求隊列控制電路 RqCT具有的ID寄存器設(shè)定為0，把ID有效位設(shè)定為Low。對于存儲器芯片Ml的響應(yīng)隊列 控制電路RsCT具有的響應(yīng)仲裁電路的響應(yīng)優(yōu)先級，存儲器芯片Ml的響應(yīng)優(yōu)先級初始設(shè)定 為1，存儲器芯片M2的響應(yīng)優(yōu)先級初始設(shè)定為2。時鐘分頻電路Divl和Div2的分頻比設(shè) 定為1。當(dāng)對存儲器芯片M2接通電源后，自身的初始設(shè)定電路INIT就對自身的請求隊 列控制電路RqCT、響應(yīng)隊列控制電路RsCT、請求時鐘控制電路RqCkC、響應(yīng)時鐘控制電路 RsCkC、時鐘分頻電路Divl、Div2、存儲器電路MemNV2進(jìn)行初始設(shè)定。把存儲器芯片M2的 請求隊列控制電路RqCT具有的ID寄存器設(shè)定為0，把ID有效位設(shè)定為Low。對于存儲器 芯片M2的響應(yīng)隊列控制電路RsCT具有的響應(yīng)仲裁電路的響應(yīng)優(yōu)先級，把存儲器芯片M2的 響應(yīng)優(yōu)先級初始設(shè)定為1。時鐘分頻電路Divl和Div2的分頻比設(shè)定為1。接著，存儲器芯 片M2因為引導(dǎo)設(shè)備識別信號Bsig連接在電源上，所以識別出自身不是引導(dǎo)設(shè)備。此外，從信息處理裝置CPU_CHIP向存儲器芯片M0輸入請求時鐘RqCkO，通過存儲 器芯片M0的時鐘驅(qū)動器Drvl向時鐘分頻電路Divl輸出，并作為時鐘信號ckl向時鐘分頻 電路Div2輸出。向時鐘分頻電路Divl輸入的時鐘通過請求時鐘RqCkl向存儲器芯片Ml 輸出。向時鐘分頻電路Divl輸入的時鐘由時鐘信號ck2輸出，此外，通過請求時鐘RqCkl向存儲器芯片M2輸出。向時鐘分頻電路Div2輸入的時鐘由時鐘信號ck3輸出，此外，通過 響應(yīng)時鐘RsCkO向信息處理裝置CPU_CHIP輸出。向存儲器芯片Ml的時鐘驅(qū)動器Drvl輸 入的時鐘向時鐘分頻電路Divl輸出，作為時鐘信號ckl向時鐘分頻電路Div2輸出。向時 鐘分頻電路Divl輸入的時鐘由從時鐘信號ck2輸出，此外，通過請求時鐘RqCkl向存儲器 芯片M2輸出。向時鐘分頻電路Div2輸入的時鐘由時鐘信號ck3輸出，此外，通過響應(yīng)時鐘 RsCkl向存儲器芯片MO輸出。通過響應(yīng)時鐘RsCkl向存儲器芯片MO的時鐘驅(qū)動器Drv2輸 入的時鐘向時鐘信號ck4輸出。向存儲器芯片M2的時鐘驅(qū)動器Drvl輸入的時鐘向時鐘分 頻電路Divl輸出，并作為時鐘信號ckl向時鐘分頻電路Div2輸出。向時鐘分頻電路Div2 輸入的時鐘由時鐘信號ck3輸出，此外，通過響應(yīng)時鐘RsCkl向存儲器芯片M2輸出。通過 響應(yīng)時鐘RsCk2向存儲器芯片Ml的時鐘驅(qū)動器Drv2輸入的時鐘向時鐘信號ck4輸出。 接著，存儲器芯片MO因為引導(dǎo)設(shè)備識別信號Bsig連接在電源vdd上，所以識別出 自身不是引導(dǎo)設(shè)備。存儲器芯片Ml因為引導(dǎo)設(shè)備識別信號Bsig接地，所以識別出自身是 弓丨導(dǎo)設(shè)備，把自己的存儲器電路MemNVl保存的引導(dǎo)設(shè)備ID值1設(shè)定到ID寄存器，使ID有 效位為High。存儲器芯片M2因為引導(dǎo)設(shè)備識別信號Bsig連接在電源vdd上，所以識別出 自身不是引導(dǎo)設(shè)備。進(jìn)而，存儲器芯片M2通過RqEn3、RSMuX3、RqCk3接地(gnd)，由此識別 出是串聯(lián)連接的存儲器芯片的最終端的存儲器芯片，使請求使能信號RqEn2為High。接著，存儲器芯片Ml確認(rèn)請求使能信號RqEn2變?yōu)镠igh，使響應(yīng)使能信號RsEn2 和請求使能信號RqEnl為High。接著，存儲器芯片MO確認(rèn)請求使能信號RqEnl變?yōu)镠igh， 使響應(yīng)使能信號RsEnl和請求使能信號RqEnO為High。最后，信息處理裝置CPU_CHIP確認(rèn) 請求使能信號RqEnO變?yōu)镠igh，得知各存儲器芯片的信號連接已被確認(rèn)，使響應(yīng)使能信號 RsEnO為High。據(jù)此，能正確確認(rèn)信息處理裝置CPU_CHIP和存儲器芯片MO、Ml、M2串聯(lián)連 接。下面說明各存儲器芯片的信號連接的確認(rèn)后進(jìn)行的引導(dǎo)數(shù)據(jù)的讀出方法。信息處理裝置CPU_CHIP讀出引導(dǎo)設(shè)備ID寄存器BotID的值1，通過請求信號 RqMuxO，使對存儲器芯片Ml的ID值1、讀出命令、傳送數(shù)據(jù)尺寸和地址進(jìn)行了多路復(fù)用的請 求ReqBRDl與時鐘信號RqCKO同步，向存儲器芯片MO傳送。因為存儲器芯片MO的ID有效 位是Low，所以存儲器芯片MO判斷來自信息處理裝置CPU_CHIP的請求ReqBRDl不是向存儲 器芯片MO的請求，通過請求信號RqMuxl，使請求ReqBRDl與時鐘信號RqCKl同步而向存儲 器芯片Ml傳送。存儲器芯片Ml把來自存儲器芯片MO的請求ReqBRDl存儲到自身的請求隊列控制 電路RqCT。然后，請求隊列控制電路RqCT比較請求中包含的ID值1和自身的ID寄存器的 值1。雙方一致，ID有效位是High，因此存儲器芯片Ml將來自存儲器芯片MO的請求判斷 為是對自身的請求。然后，根據(jù)請求ReqBRDl中包含的讀出命令、傳送數(shù)據(jù)尺寸和地址，從存儲器電 路MemNVl讀出引導(dǎo)數(shù)據(jù)，從最終端設(shè)備ID寄存器讀出編號3，向響應(yīng)隊列控制電路RsCT 傳送。同時，請求隊列控制電路RqCT存儲的ID寄存器值1也被傳送到響應(yīng)隊列控制電路 RsCT。存儲器芯片Ml的響應(yīng)隊列控制電路RsCT通過響應(yīng)信號RqMuxl，使對存儲器芯片 Ml的ID值1、引導(dǎo)程序和最終端設(shè)備ID進(jìn)行了多路復(fù)用的響應(yīng)ResBRDl同步于時鐘信號RqCKl，傳送到存儲器芯片M0。 最后，存儲器芯片MO的響應(yīng)隊列控制電路RsCT通過響應(yīng)信號RqMuxO，使響應(yīng) ResBRDl與時鐘信號RqCKO同步，傳送到信息處理裝置CPU_CHIP。信息處理裝置CPU_CHIP把響應(yīng)ResBRDl存儲到響應(yīng)隊列RsQ。根據(jù)響應(yīng)ResBRDl 中包含的ID值1，能得知引導(dǎo)數(shù)據(jù)和最終端設(shè)備ID值3已從存儲器芯片Ml發(fā)送。最終端 設(shè)備ID值3保存到存儲器控制電路CON內(nèi)的最終端設(shè)備ID寄存器。信息處理裝置CPU_CHIP通過引導(dǎo)程序起動自己，接著向各存儲器芯片MO、Ml、M2 分配ID編號。下面，說明對各存儲器芯片分配ID編號。信息處理裝置CPU_CHIP按照引導(dǎo)碼，首 先對各存儲器芯片分配ID編號。信息處理裝置CPU_CHIP通過請求信號RqMuxO，把ID編號 2和ID設(shè)定命令向存儲器芯片MO傳送。在存儲器芯片MO中，ID有效位是Low，所以還未進(jìn) 行ID編號的分配。因此，存儲器芯片MO根據(jù)ID編號2和ID設(shè)定命令，對ID寄存器設(shè)定 ID編號2，使ID有效位為High。通過ID有效位變?yōu)镠igh，表示ID編號的分配已經(jīng)結(jié)束。 當(dāng)存儲器芯片MO的ID編號的分配結(jié)束時，存儲器芯片MO就通過響應(yīng)信號RsMuxO輸出存 儲器芯片MO的ID值2和ID編號分配結(jié)束信息。信息處理裝置CPU_CHIP接受存儲器芯片 MO的ID值2和ID編號分配結(jié)束信息，得知存儲器芯片MO的ID編號的分配已經(jīng)結(jié)束。接著，信息處理裝置CPU_CHIP通過請求信號RqMuxO，把對ID編號3和ID設(shè)定命 令進(jìn)行了多路復(fù)用的請求ReqID3向存儲器芯片MO傳送。存儲器芯片MO比較自身的ID編 號2和請求ReqID3中包含的ID編號3，因為不一致，所以把請求ReqID3向存儲器芯片Ml 傳送。存儲器芯片Ml比較自身的ID編號1和請求ReqID3中包含的ID編號3，因為不一 致，所以把請求ReqID3向存儲器芯片M2傳送。在存儲器芯片M2，因為ID有效位是Low，所 以得知還未進(jìn)行ID編號的分配。因此，存儲器芯片M2根據(jù)請求ReqID3中包含的ID編號3 和ID設(shè)定命令，向存儲器芯片M2的ID寄存器設(shè)定ID編號3，使ID有效位為High。如果 最終端的存儲器芯片M2的ID編號的分配結(jié)束，存儲器芯片M2就通過響應(yīng)信號RsMux2向 存儲器芯片Ml輸出對存儲器芯片M2的ID值3及ID編號分配結(jié)束信息進(jìn)行了多路復(fù)用的 響應(yīng)ResID3。存儲器芯片Ml通過響應(yīng)信號RsMuxl把響應(yīng)ResID3向存儲器芯片MO輸出。 存儲器芯片MO通過響應(yīng)信號RsMuxO把響應(yīng)ResID3向信息處理裝置CPU_CHIP傳送。信息 處理裝置CPU_CHIP受理響應(yīng)ResID3，受理該響應(yīng)ResID3中包含的存儲器芯片M2的ID值 3及ID編號分配結(jié)束信息，得知存儲器芯片M2的ID編號的分配已經(jīng)結(jié)束。信息處理裝置 CPU_CHIP比較傳送來的存儲器芯片M2的ID值3和存儲器控制電路CON內(nèi)的最終端設(shè)備 ID寄存器中設(shè)定的最終端設(shè)備ID值3，通過雙方一致來確認(rèn)ID編號的分配已經(jīng)進(jìn)行到最 終端的存儲器芯片。然后，存儲器模塊MEMO變?yōu)榈却齺碜孕畔⑻幚硌b置CPU_CHIP的請求 的空閑狀態(tài)。這樣，在電源剛剛接通之后，通過進(jìn)行串聯(lián)連接的確認(rèn)動作，能可靠地確認(rèn)存儲器 彼此連接。進(jìn)而，明示引導(dǎo)設(shè)備、終端的存儲器芯片，自動向各存儲器分配ID，由此能容易地 連接所需數(shù)量的存儲器芯片，能容易擴(kuò)充存儲器容量。〈通常動作的說明>說明電源接通時電源接通順序結(jié)束后的存儲器模塊MEMO和信息處理裝置CPU_CHIP之間的數(shù)據(jù)傳送。雖未特別限定，但是說明存儲器芯片MO、Ml、M2各自的ID寄存器值設(shè)定為2、1和3時的存儲器模塊MEMO和信息處理裝置CPU_CHIP之間的數(shù)據(jù)傳送。雖未特別限定，但是 說明處于以下情況的數(shù)據(jù)傳送，即在存儲器芯片MO、Ml、M2的請求隊列控制電路RqCT中 存在2個請求隊列，是請求未被登錄的狀態(tài)；在響應(yīng)隊列控制電路RsCT中存在4個響應(yīng)隊 列，是未登錄響應(yīng)的空狀態(tài)。雖未特別限定，但是一個請求隊列能存儲1字節(jié)的ID值、1字 節(jié)的命令、2字節(jié)的地址、32字節(jié)的讀出數(shù)據(jù)，一個響應(yīng)隊列能存儲1字節(jié)的ID值、32字節(jié) 的讀出數(shù)據(jù)。此外，雖未特別限定，但是存儲器芯片MO、Ml、M2各自的存儲器電路MemVL、 MemNVU MemNV2由4個存儲體構(gòu)成，在一個存儲體中安裝一個讀出放大器電路。存儲器芯片MO在自身的請求隊列中未登錄來自信息處理裝置CPU_CHIP的請求， 所以使請求使能信號RqEnO為High，向信息處理裝置CPU_CHIP通知能受理要求。信息處理裝置CPU_CHIP通過請求信號RqMuxO，使把ID值2、存儲體有效命令BA、 存儲體地址ΒΚ0、行地址RowO多路復(fù)用的請求ReqBAmOl與時鐘信號RqCKO同步，向存儲器 芯片MO傳送。接著，通過請求信號RqMuxO，使對ID值2、4字節(jié)讀出命令RD、存儲體地址BKO、列 地址Col3進(jìn)行了多路復(fù)用的請求ReqRDm04與時鐘信號RqCKO同步，并將其向存儲器芯片 MO傳送。存儲器芯片MO依次把來自信息處理裝置CPU_CHIP的請求ReqBAmO 1和請求 ReqRDm04存儲到自身的請求隊列控制電路RqCT。請求隊列控制電路RqCT內(nèi)的所有請求隊列被登錄，無法受理來自信息處理裝置 CPU_CHIP的新請求，因此使請求使能信號RqEnO為Low。請求使能信號RqEnO變?yōu)長ow，由 此信息處理裝置CPU_CHIP能得知存儲器芯片MO無法受理請求。然后，請求隊列控制電路RqCT比較請求ReqBAmOl中包含的IDl值2和自身的ID 寄存器的值2。請求ReqBAl中包含的IDl值2和存儲器芯片MO的ID寄存器值2 —致，因 此請求隊列控制電路RqCT把請求ReqBAl傳送至存儲器電路MemVL。存儲器電路MemVL通 過在請求ReqBAmOl中包含的存儲體有效命令BA、存儲體地址ΒΚ0、行地址RowO，把存儲體0 內(nèi)的行0上連接的8192位的存儲單元激活，傳送至讀出放大器。通過進(jìn)行了請求ReqBAmOl的處理，請求隊列控制電路RqCT內(nèi)的請求隊列空著一 個，所以存儲器芯片MO使請求使能信號RqEnO為High，向信息處理裝置CPU_CHIP通知能受
理新請求。接著，請求隊列控制電路RqCT比較請求ReqRDm04中包含的ID值2和自身的ID 寄存器的值2。請求ReqRDm04中包含的ID值2和存儲器芯片MO的ID寄存器值2 —致，所 以請求隊列控制電路RqCT把請求ReqRDm04向存儲器電路MemVL發(fā)送。存儲器電路MemVL 根據(jù)請求ReqRDm04中包含的4字節(jié)讀出命令RD、存儲體地址ΒΚ0、列地址Col3，讀出存儲器 電路MemVL的存儲體0的讀出放大器所保存的數(shù)據(jù)中以列地址Col3為開始地址的4字節(jié) 的數(shù)據(jù)，包含ID寄存器值2，作為響應(yīng)ResRDm04向響應(yīng)隊列控制電路RsCT傳送。從請求 ReqRDm04向存儲器電路MemVL傳送開始，直到讀出所需的數(shù)據(jù)、作為響應(yīng)ResRDm04向響應(yīng) 隊列控制電路RsCT輸入的時間未特別限定，取為15ns左右。
響應(yīng)隊列控制電路RsCT通過響應(yīng)信號RsMuxO把響應(yīng)RsRDm04向信息處理裝置 CPU_CHIP輸出。信息處理裝置CPU_CHIP的存儲器控制電路CON對響應(yīng)隊列RsQ受理響應(yīng) RsRDm04。信息處理裝置CPU_CHIP根據(jù)向響應(yīng)隊列RsQ發(fā)送來的響應(yīng)RsRDm04中包含的ID 值2，能確認(rèn)與請求RqRDm04對應(yīng)的數(shù)據(jù)是從存儲器芯片MO被正確發(fā)送。雖未特別限定，但是向響應(yīng)隊列RsQ輸入的數(shù)據(jù)由信息處理電路CPUO、CPUU CPU2、CPU3中的任意一個進(jìn)行數(shù)據(jù)處理。在上面的敘述中，說明了存儲器芯片MO中的數(shù)據(jù) 讀出，但是對于數(shù)據(jù)的寫入當(dāng)然也能執(zhí)行同樣的動作。如上所述，通過在從信息處理裝置CPU_CHIP向存儲器模塊MEMO的請求和從存儲器模塊MEMO向信息處理裝置CPU_CHIP的響應(yīng)中包含ID信息，能確認(rèn)正確進(jìn)行了數(shù)據(jù)傳 送，利用信息處理裝置CPU_CHIP和存儲器芯片M0、M1、M2的串聯(lián)連接，能在使連接信號數(shù)減 少的同時，使信息處理裝置CPU_CHIP執(zhí)行所需的處理。下面說明信息處理裝置CPU_CHIP和存儲器芯片Ml的數(shù)據(jù)傳送。信息處理裝置 CPU_CHIP通過請求信號RqMuxO，把對ID值1、4字節(jié)數(shù)據(jù)讀出命令NRD4、地址Add31進(jìn)行 了多路復(fù)用的請求ReqNRD4ml向存儲器芯片MO傳送。存儲器芯片MO把來自信息處理裝置 CPU_CHIP的請求ReqNRD4ml存儲到自身的請求隊列控制電路RqCT，比較請求ReqNRD4ml中 包含的ID值1和自身的ID寄存器的值2。由于比較結(jié)果不一致，所以存儲器芯片MO判斷 為請求ReqNRD4ml不是對自身的請求，通過請求信號RqMuxl向存儲器芯片Ml傳送。存儲器芯片Ml把來自存儲器芯片MO的請求ReqNRD4ml存儲到自身的請求隊列控 制電路RqCT，比較請求ReqNRD4ml中包含的ID值1和自身的ID寄存器的值1。請求隊列 控制電路RqCT比較請求ReqNRD4ml中包含的ID值1和自身的ID寄存器的值1，由于一致， 所以把請求ReqNRD4ml向存儲器電路MemNVl傳送。根據(jù)請求ReqNRD4ml中包含的4字節(jié) 數(shù)據(jù)讀出命令NRD4、地址Add31，從存儲器電路MemNVl讀出以地址31為開始地址的4字節(jié) 的數(shù)據(jù)，包含ID寄存器值1，作為響應(yīng)ResNRD4ml向響應(yīng)隊列控制電路RsCT傳送。從響應(yīng) ReqNRD4ml向存儲器電路MemNVl發(fā)送直到讀出所需數(shù)據(jù)的時間未特別限定，為80ns左右。響應(yīng)隊列控制電路RsCT通過響應(yīng)信號RsMuxl把響應(yīng)ResNRD4ml向存儲器芯片MO 輸出。存儲器芯片MO的響應(yīng)隊列控制電路RsCT把接受到的ResNRD4ml由響應(yīng)信號RsMuxO 向信息處理裝置CPU_CHIP輸出。在上面的敘述中，雖然說明了存儲器芯片Ml中的數(shù)據(jù)讀 出，但是對于數(shù)據(jù)的寫入當(dāng)然也能執(zhí)行同樣的動作。如上所述，信息處理裝置CPU_CHIP和存儲器芯片M0、M1、M2串聯(lián)連接，在信息處理 裝置CPU_CHIP與存儲器芯片MO連接，且存儲器芯片Ml與存儲器芯片MO連接于存儲器芯 片MO的后級，且存儲器芯片M2與存儲器芯片Ml連接于存儲器芯片Ml的后級的串聯(lián)連接 中，通過對從信息處理裝置CPU CHIP向存儲器芯片MO、Ml和M2的請求附加ID，來經(jīng)由存 儲器芯片MO從信息處理裝置CPU_CHIP向存儲器芯片Ml可靠地傳送請求。此外，通過對響 應(yīng)附加ID，能確認(rèn)從存儲器芯片Ml讀出、并且信息處理裝置CPU_CHIP經(jīng)由存儲器芯片MO 接受到的數(shù)據(jù)是從對應(yīng)于向存儲器芯片Ml的請求的存儲器芯片Ml讀出的數(shù)據(jù)，通過信息 處理裝置CPU_CHIP和存儲器芯片MO、M1、M2的串聯(lián)連接，能在使連接信號數(shù)減少的同時，使 信息處理裝置CPU_CHIP執(zhí)行所需的處理。下面說明信息處理裝置CPU_CHIP和存儲器芯片M2的數(shù)據(jù)傳送。雖未特別限定，但 是存儲器芯片M2是利用NAND型的閃速存儲器單元的NAND型閃速存儲器。NAND型閃速存儲器由于反復(fù)進(jìn)行改寫，可靠性下降，有時在寫入時所寫的數(shù)據(jù)在讀出時成為不同的數(shù)據(jù)， 或者在改寫時未寫入數(shù)據(jù)，所以將512字節(jié)的數(shù)據(jù)和這512字節(jié)的數(shù)據(jù)中產(chǎn)生錯誤時用于 糾正該錯誤的16字節(jié)的ECC代碼作為1頁數(shù)據(jù)來進(jìn)行管理。信息處理裝置CPU_CHIP通過請求信號RqMuxO，把對ID值3、1頁(512字節(jié)+16字 節(jié))數(shù)據(jù)讀出命令NDRDpl、頁地址Paddl進(jìn)行了多路復(fù)用的請求ReqNDRDplm2向存儲器芯 片MO傳送。存儲器芯片MO把來自信息處理裝置CPU CHIP的請求ReqNDRDplm2存儲到自 身的請求隊列控制電路RqCT，比較請求ReqNDRDplm2中包含的ID值3和自身的ID寄存器 的值2。由于比較結(jié)果不一致，所以存儲器芯片MO把請求ReqNDRDplm2從請求信號RqMuxl 向存儲器芯片Ml傳送。 存儲器芯片Ml把來自存儲器芯片MO的請求ReqNDRDplm2存儲到自身的請求隊列 控制電路RqCT，比較請求ReqNDRDplm2中包含的ID值3和自身的ID寄存器的值1。由于 比較結(jié)果不一致，所以存儲器芯片Ml把請求ReqNDRDplm2從請求信號RqMux2向存儲器芯 片M2傳送。存儲器芯片M2把來自存儲器芯片Ml的請求ReqNDRDplm2存儲到自身的請求隊 列控制電路RqCT，比較請求ReqNDRDplm2中包含的ID值3和自身的ID寄存器的值3。由 于比較結(jié)果一致，所以把請求ReqNDRDplm2向存儲器電路MemNV2發(fā)送。根據(jù)請求ReqNDRDplm2中包含的1頁讀出命令NDRDpl、頁地址Paddl，從存儲器電 路MemNV2讀出以頁地址1為開始地址的1頁(512字節(jié))數(shù)據(jù)和ECC代碼(16字節(jié))，向存 儲器電路MemNV2內(nèi)的數(shù)據(jù)寄存器傳送。接著，響應(yīng)隊列控制電路RsCT把數(shù)據(jù)寄存器內(nèi)的 數(shù)據(jù)以32字節(jié)為單位，包含ID寄存器值3，作為響應(yīng)ResNDRDplm2-0 ResNDRDplm2_7而 依次讀出，向存儲器芯片Ml傳送。最后，讀出頁地址1內(nèi)的16字節(jié)的ECC代碼，包含寄存器 值3，作為響應(yīng)ResNDRDplm2ECC而通過響應(yīng)信號RsMux2向Ml傳送。從請求ReqNDRDplm2 向存儲器電路MemNV2發(fā)送，直到所希望的數(shù)據(jù)被讀出到存儲器電路MemNV2內(nèi)的數(shù)據(jù)寄存 器的時間未特別限定，取為25 μ s左右?？谙驊?yīng) ResNDRDplm2-0、 ResNDRDplm2-l、 ResNDRDplm2-2、 ResNDRDplm2-3、 ResNDRDplm2-4、ResNDRDp lm2_5、ResNDRDp lm2_6、 口向應(yīng) ResNDRDp lm2_7、以及 口向應(yīng) ResNDRDplm2ECC,在被依次轉(zhuǎn)送到存儲器芯片Ml之后，通過響應(yīng)信號RsMuxl而被轉(zhuǎn)送到存 儲器芯片M0，進(jìn)而通過響應(yīng)信號RsMuxO而被轉(zhuǎn)送到信息處理裝置CPU_CHIP。信息處理裝置CPU_CHIP的存儲器控制電路CON依次向響應(yīng)隊列RsQ接受響 應(yīng) ResNDRDplm2-0、ResNDRDplm2_l、ResNDRDplm2_2、ResNDRDplm2_3、ResNDRDplm2_4、 ResNDRDplm2-5、ResNDRDplm2_6、響應(yīng) ResNDRDplm2_7、以及響應(yīng) ResNDRDplm2ECC。信息處 理裝置CPU_CHIP能夠根據(jù)向響應(yīng)隊列RsQ發(fā)送的這些響應(yīng)中包含的ID值3來確認(rèn)這些響 應(yīng)已從存儲器芯片M2發(fā)送。信息處理裝置CPU_CHIP對于從存儲器芯片M2發(fā)送來的數(shù)據(jù)，使用信息處理電路 CPUO, CPUU CPU2、CPU3中的任意一個，利用ECC代碼進(jìn)行錯誤檢測。如果沒有錯誤，信息 處理電路CPU0、CPU1、CPU2、CPU3中的任意一個就對該數(shù)據(jù)進(jìn)行數(shù)據(jù)處理。如果有錯誤，信 息處理電路CPUO、CPUU CPU2、CPU3中的任意一個進(jìn)行糾錯后，信息處理電路CPUO、CPUU CPU2、CPU3中的任意一個對進(jìn)行了糾錯的數(shù)據(jù)進(jìn)行數(shù)據(jù)處理。在上面的敘述中，說明存儲 器芯片M2中數(shù)據(jù)的讀出，但是對于數(shù)據(jù)的寫入當(dāng)然也能執(zhí)行同樣的動作。如上所述，信息處理裝置CPU_CHIP和存儲器芯片M0、M1、M2串聯(lián)連接，在信息處理裝置CPU_CHIP與存儲器芯片MO連接，且存儲器芯片Ml與存儲器芯片MO連接于存儲器芯 片MO的后級，且存儲器芯片M2與存儲器芯片Ml連接于存儲器芯片Ml的后級的串聯(lián)連接 中，通過對從信息處理裝置CPU_CHIP向存儲器芯片MO、Ml和M2的請求附加ID，來經(jīng)由存 儲器芯片MO和Ml從信息處理裝置CPU_CHIP向存儲器芯片M2可靠地傳送請求。此外，通 過對響應(yīng)附加ID，能確認(rèn)從存儲器芯片M2讀出、并且信息處理裝置CPU_CHIP通過存儲器芯 片MO和Ml而接受到的數(shù)據(jù)是從對應(yīng)于向存儲器芯片M2的請求的存儲器芯片M2讀出的數(shù) 據(jù)，利用信息處理裝置CPU_CHIP和存儲器芯片M0、M1、M2的串聯(lián)連接，能在使連接信號數(shù)減 少的同時，使信息處理裝置CPU_CHIP執(zhí)行所需的處理。下面說明信息處理裝置CPU_CHIP接著數(shù)據(jù)讀出請求，把數(shù)據(jù)寫入請求向存儲器 模塊MEMO發(fā)送時的數(shù)據(jù)傳送。信息處理裝置CPU_CHIP通過請求信號RqMuxO，把對ID值2、8字節(jié)數(shù)據(jù)讀出命令 RD8、存儲體地址BK1、列地址Coll5進(jìn)行了多路復(fù)用的請求ReqRD8blmO向存儲器芯片MO傳 送。接著，通過請求信號RqMuxO，把對ID值2、8字節(jié)數(shù)據(jù)寫入命令WT8、存儲體地址BK1、列 地址Col31、8字節(jié)的寫入數(shù)據(jù)進(jìn)行了多路復(fù)用的請求ReqWTSblmO向存儲器芯片MO傳送。存儲器芯片MO把來自信息處理裝置CPU_CHIP的請求ReqRD8b ImO和請求 ReqWTSblmO存儲到自身的請求隊列控制電路RqCT。請求隊列控制電路RqCT比較請求 ReqRD8blmO中包含的ID值2和自身的ID寄存器的值2，由于一致，所以把請求ReqRD8blmO 向存儲器電路MemVL發(fā)送。存儲器電路MemVL根據(jù)請求ReqRD8blmO中包含的8字節(jié)讀出命令RD8、存儲體地 址BK1、列地址Col31，讀出存儲器電路MemVL的存儲體1的讀出放大器中保持的數(shù)據(jù)中以 列地址15為開始地址的8字節(jié)的數(shù)據(jù)，包含ID寄存器值2，作為響應(yīng)RsRD8blmO向響應(yīng)隊 列控制電路RsCT傳送。響應(yīng)隊列控制電路RsCT通過響應(yīng)信號RsMuxO，把包含ID寄存器值2和8字節(jié)數(shù) 據(jù)的響應(yīng)RsRD8blmO向信息處理裝置CPU_CHIP輸出。通過處理了請求ReqRD8blmO，請求隊列控制電路RqCT比較請求ReqRD8blmO中 包含的ID值2和自身的ID寄存器值2，由于一致，所以把請求ReqRDSblmO向存儲器電路 MemVL發(fā)送。存儲器電路MemVL根據(jù)請求ReqWT8blmO中包含的8字節(jié)寫入命令WT8、存儲體地 址BK1、列地址Col31，向存儲器電路MemVL的存儲體1的讀出放大器寫入以列地址31為開 始地址的8字節(jié)的數(shù)據(jù)，進(jìn)而向存儲體1寫入。請求隊列控制電路RqCT和響應(yīng)隊列控制電路RsCT分別獨立工作，所以即使是與 請求ReqRD8blmO對應(yīng)的響應(yīng)RsRD8blmO正在向信息處理裝置CPU_CHIP輸出，也能執(zhí)行請 求ReqWT8blmO的寫入動作。如上所述，請求接口電路ReqIF和響應(yīng)接口電路能獨立工作，所以能同時執(zhí)行數(shù) 據(jù)的讀出動作和寫入動作，能提高數(shù)據(jù)傳送性能。在上面的敘述中，說明了存儲器芯片MO 中的數(shù)據(jù)的讀出和寫入動作，但是在其他存儲器芯片Ml和M2中，當(dāng)然也能進(jìn)行同樣的動 作。在各存儲器芯片中，請求接口電路ReqIF和響應(yīng)接口電路能獨立工作，因此，不言而喻， 即使產(chǎn)生對不同的存儲器芯片的數(shù)據(jù)讀出和寫入要求時，也能獨立并行處理各自的請求， 能提高數(shù)據(jù)傳送性能。
下面說明從信息處理裝置CPU_CHIP向存儲器芯片Ml產(chǎn)生讀出請求，然后連續(xù) 向存儲器芯片MO產(chǎn)生讀出請求時的數(shù)據(jù)傳送。信息處理裝置CPU_CHIP最初通過請求信 號RqMuxO，把對ID值1、4字節(jié)數(shù)據(jù)讀出命令NRD4、地址Add63進(jìn)行了多路復(fù)用的請求 ReqNRD4ml向存儲器芯片MO傳送。接著，通過請求信號RqMuxO，把對ID值2、4字節(jié)讀出命令RD4、存儲體BK3、列地 址Coll5進(jìn)行了多路復(fù)用的請求ReqRD4b3mO向存儲器芯片MO傳送。存儲器芯片MO把來 自信息處理裝置CPU_CHIP的請求ReqNRD4ml和請求ReqRD4b3mO依次存儲 到自身的請求隊 列控制電路RqCT。存儲器芯片MO的請求隊列控制電路RqCT比較請求ReqNRD4ml中包含的ID值1 和自身的ID寄存器的值2，由于不一致，所以把請求ReqNRD4ml從請求信號RqMuxl向存儲 器芯片Ml傳送。接著，存儲器芯片MO的請求隊列控制電路RqCT比較請求ReqRD4b3mO中包含的 ID值2和自身的ID寄存器的值2，由于一致，所以把請求ReqRD4b3mO向存儲器電路MemVL 傳送。根據(jù)請求ReqRD4b3mO，在約15ns后，從存儲器電路MemVL讀出4字節(jié)的數(shù)據(jù)，作為 響應(yīng)ResRD4b3mO向響應(yīng)隊列控制電路RsCT輸入。響應(yīng)隊列控制電路RsCT通過響應(yīng)信號 RsMuxO，把響應(yīng)ResRD4b3mO向信息處理裝置CPU_CHIP傳送。并行于存儲器芯片MO進(jìn)行對于請求ReqRD4b3mO的讀出動作，存儲器芯片Ml的 請求隊列控制電路RqCT比較請求ReqNRD4ml中包含的ID值1和自身的ID寄存器的值1， 由于一致，所以把請求ReqNRD4ml向存儲器電路MemNVl傳送。根據(jù)請求ReqNRD4ml，在約 80ns后，從存儲器電路MemVLl讀出4字節(jié)的數(shù)據(jù)，作為響應(yīng)ResNRD4ml向響應(yīng)隊列控制 電路RsCT輸入。存儲器芯片Ml的響應(yīng)隊列控制電路RsCT把響應(yīng)ResNRD4ml從響應(yīng)信號 RsMuxl向存儲器芯片MO發(fā)送，進(jìn)而，由響應(yīng)信號RsMuxO向信息處理裝置CPU_CHIP發(fā)送。從信息處理裝置CPU_CHIP把對于存儲器芯片Ml的請求ReqNRD4ml向存儲器模塊 MEMO發(fā)行后直到請求ReqNRD4ml完全存儲到存儲器芯片Ml的請求隊列控制電路RqCT為 止的時間為IOns左右，請求隊列控制電路RqCT向存儲器電路MemNVl發(fā)送請求ReqNRD4ml 的時間為Ins左右，從由存儲器電路MemNVl讀出4字節(jié)的數(shù)據(jù)，到作為響應(yīng)ResNRD4ml向 響應(yīng)隊列控制電路RsCT輸入為止的時間為80ns左右，響應(yīng)ResNRD4ml到達(dá)信息處理裝置 CPU_CHIP之前的時間為IOns左右。因此，從信息處理裝置CPU_CHIP發(fā)行對于存儲器芯片 Ml的請求ReqNRD4ml后到取得響應(yīng)ResNRD4ml為止的時間為IOlns左右。從信息處理裝置CPU_CHIP向存儲器模塊MEMO發(fā)行對存儲器芯片MO的請求 ReqRD4b3mO后到請求ReqRD4b3mO完全存儲到存儲器芯片MO的請求隊列控制電路RqCT為 止的時間為5ns左右，請求隊列控制電路RqCT向存儲器電路MemVL發(fā)送請求ReqRD4b3mO 的時間為Ins左右，從由存儲器電路MemVL讀出4字節(jié)的數(shù)據(jù)，到作為響應(yīng)ResRD4b3mO向 響應(yīng)隊列控制電路RsCT輸入為止的時間為15ns左右，響應(yīng)ResRD4b3mO到達(dá)信息處理裝置 CPU_CHIP之前的時間為5ns左右。因此，從信息處理裝置CPU_CHIP發(fā)行對于存儲器芯片 MO的請求ReqRD4b3mO后到取得響應(yīng)ResRD4b3mO為止的時間為26ns左右。這樣，能夠與要求的輸入順序無關(guān)，使早讀出的數(shù)據(jù)不等待讀出晚的數(shù)據(jù)而立刻 讀出，因此能夠進(jìn)行高速化。進(jìn)而，通過對請求附加ID，從而請求可靠地向請求目標(biāo)傳送， 此外，通過對響應(yīng)附加ID，即使請求的輸入順序和讀出數(shù)據(jù)的順序不同時，信息處理裝置CPU_CHIP也能得知傳送源的存儲器芯片，所以利用信息處理裝置CPU_CHIP和存儲器芯片 的串聯(lián)連接，能在使連接信號數(shù)減少的同時，使信息處理裝置CPU_CHIP執(zhí)行所希望的處
理。 在本實施例中，以數(shù)據(jù)的讀出為中心進(jìn)行了說明，但是關(guān)于數(shù)據(jù)的寫入，當(dāng)然也能 執(zhí)行同樣的動作。此外，在本實施例中，說明了存儲器芯片MO和Ml的數(shù)據(jù)傳送動作，但是 對于其他存儲器芯片，當(dāng)然也能進(jìn)行同樣的數(shù)據(jù)傳送動作。〈時鐘控制〉下面說明與存儲器模塊MEM有關(guān)的時鐘控制。存儲器模塊MEM雖然未特別限定， 但是在用于便攜設(shè)備時，存儲器模塊MEM內(nèi)的存儲器芯片M0、M1、M2并不是全都同時工作。 因此，為了謀求便攜設(shè)備的低耗電，本存儲器模塊MEM在需要數(shù)據(jù)傳送時，能以所需的頻率 產(chǎn)生時鐘，或者在不發(fā)生數(shù)據(jù)傳送時停止時鐘。說明從存儲器芯片MO輸出的響應(yīng)時鐘信號RsCkO的頻率控制。首先，說明從存儲 器芯片MO輸出的響應(yīng)時鐘信號RsCkO的時鐘頻率雖未特別限定但取為1/2時的情形。信 息處理裝置CPU_CHIP由請求信號RqMuxO輸入存儲器芯片MO的ID值2和響應(yīng)時鐘分頻命 令2。當(dāng)存儲器芯片MO通過請求隊列控制電路RqCT向存儲器芯片MO的時鐘分頻電路 Div2發(fā)送響應(yīng)時鐘分頻命令2時，響應(yīng)時鐘信號RsCkO的頻率變?yōu)?/2。在降低時鐘的動 作頻率時，可以為了防止噪聲引起的誤動作而使頻率逐漸降低，最后以所希望的頻率工作。接著，說明停止從存儲器芯片MO輸出的響應(yīng)時鐘信號RsCkO的情形。信息處理裝 置CPU_CHIP從請求信號RqMuxO輸入存儲器芯片MO的ID值2和響應(yīng)時鐘停止命令。當(dāng)存 儲器芯片MO通過請求隊列控制電路RqCT把響應(yīng)時鐘停止命令向存儲器芯片MO內(nèi)的時鐘 分頻電路Div2發(fā)送時，響應(yīng)時鐘信號RsCkO停止。在停止時鐘時，可以為了防止噪聲引起 的誤動作而使頻率逐漸降低，最后使其停止。下面說明使停止的響應(yīng)時鐘信號RsCkO再次工作時的情形。信息處理裝置CPU_ CHIP從請求信號RqMuxO輸入存儲器芯片MO的ID值2和響應(yīng)時鐘重新開始命令。當(dāng)存儲 器芯片MO通過請求隊列控制電路RqCT把響應(yīng)時鐘重新開始命令向存儲器芯片MO內(nèi)的時 鐘分頻電路Div2發(fā)送時，停止的響應(yīng)時鐘信號RsCkO就再次開始工作。當(dāng)使時鐘再次開始 工作時，可以為了防止噪聲引起的誤動作而使頻率逐漸升高，最后以所希望的頻率工作。說明從存儲器芯片Ml輸出的響應(yīng)時鐘信號RsCkl的頻率控制。首先，說明從存儲 器芯片Ml輸出的響應(yīng)時鐘信號RsCkl的時鐘頻率雖未特別限定但取為1/4時的情形。當(dāng) 信息處理裝置CPU_CHIP從請求信號RqMuxO輸入存儲器芯片Ml的ID值1和響應(yīng)時鐘分頻 命令4時，就通過存儲器芯片MO把ID值1和響應(yīng)時鐘分頻命令4向存儲器芯片Ml發(fā)送。 當(dāng)存儲器芯片Ml通過請求隊列控制電路RqCT把響應(yīng)時鐘分頻命令4向存儲器芯片Ml內(nèi) 的時鐘分頻電路Div2發(fā)送時，響應(yīng)時鐘信號RsCkl的頻率變?yōu)?/4。在降低時鐘的動作頻 率時，可以為了防止噪聲引起的錯誤動作而使頻率逐漸降低，最后以所希望的頻率工作。接著，說明停止從存儲器芯片Ml輸出的響應(yīng)時鐘信號RsCkl的情形。當(dāng)信息處理 裝置CPU_CHIP從請求信號RqMuxO輸入存儲器芯片Ml的ID值1和響應(yīng)時鐘停止命令時， 通過存儲器芯片MO向存儲器芯片Ml發(fā)送ID值1和響應(yīng)時鐘停止命令4，當(dāng)存儲器芯片Ml 通過請求隊列控制電路RqCT把響應(yīng)時鐘停止命令向存儲器芯片Ml內(nèi)的時鐘分頻電路Div2發(fā)送時，響應(yīng)時鐘信號RsCkl停止。在停止時鐘時，可以為了防止噪聲引起的誤動作而使頻 率逐漸降低，最后使其停止。下面說明使停止的響應(yīng)時鐘信號RsCkl再次工作時的情形。當(dāng)信息處理裝置CPU_ CHIP從請求信號RqMuxO輸入存儲器芯片Ml的ID值1和響應(yīng)時鐘重新開始命令時，通過存 儲器芯片MO向存儲器芯片Ml發(fā)送ID值1和響應(yīng)時鐘重新開始命令。當(dāng)存儲器芯片Ml通 過請求隊列控制電路RqCT向存儲器芯片Ml內(nèi)的時鐘分頻電路Div2發(fā)送響應(yīng)時鐘重新開 始命令時，停止的響應(yīng)時鐘信號RsCkl就再次開始工作。使時鐘再次開始工作時，可以為了 防止噪聲引起的錯誤動作而使頻率逐漸升高，最后以所希望的頻率工作。 說明從存儲器芯片M2輸出的響應(yīng)時鐘信號RsCk2的頻率控制。首先，說明從存儲 器芯片M2輸出的響應(yīng)時鐘信號RsCk2的時鐘頻率雖未特別限定但取為1/8時的情形。當(dāng) 信息處理裝置CPU_CHIP從請求信號RqMuxO輸入存儲器芯片M2的ID值3和響應(yīng)時鐘分頻 命令8時，通過存儲器芯片MO和Ml把ID值3和響應(yīng)時鐘分頻命令8向存儲器芯片M2發(fā) 送。當(dāng)存儲器芯片M2通過自身的請求隊列控制電路RqCT把響應(yīng)時鐘分頻命令8向存儲器 芯片M2內(nèi)的時鐘分頻電路Div2發(fā)送時，響應(yīng)時鐘信號RsCk2的頻率就變?yōu)?/8。在降低時 鐘的動作頻率時，可以為了防止噪聲引起的誤動作而使頻率逐漸降低，最后以所希望的頻 率工作。接著，說明停止從存儲器芯片M2輸出的響應(yīng)時鐘信號RsCk2的情形。當(dāng)信息處理 裝置CPU_CHIP從請求信號RqMuxO輸入存儲器芯片M2的ID值3和響應(yīng)時鐘停止命令時， 通過存儲器芯片MO和Ml向存儲器芯片M2發(fā)送ID值3和響應(yīng)時鐘停止命令，當(dāng)存儲器芯 片M2通過自身的請求隊列控制電路RqCT把響應(yīng)時鐘停止命令向存儲器芯片M2內(nèi)的時鐘 分頻電路Div2發(fā)送時，響應(yīng)時鐘信號RsCk2停止。在停止時鐘時，可以為了防止噪聲引起 的誤動作而使頻率逐漸降低，最后使其停止。下面說明使停止的響應(yīng)時鐘信號RsCk2再次工作時的情形。如果信息處理裝置 CPU_CHIP從請求信號RqMuxO輸入存儲器芯片M2的ID值3和響應(yīng)時鐘重新開始命令，就通 過存儲器芯片MO和Ml向存儲器芯片M2發(fā)送ID值3和響應(yīng)時鐘重新開始命令。當(dāng)存儲器 芯片M2通過請求隊列控制電路RqCT向存儲器芯片M2的時鐘分頻電路Div2發(fā)送時，停止 的響應(yīng)時鐘信號RsCk2就再次開始工作。使時鐘再次開始工作時，可以為了防止噪聲引起 的誤動作而使頻率逐漸升高，最后以所希望的頻率工作。說明從存儲器芯片MO輸出的請求時鐘信號RsCkl的頻率控制。首先，說明從存儲 器芯片MO輸出的請求時鐘信號RqCkl的時鐘頻率雖未特別限定但取為1/2時的情形。信息 處理裝置CPU_CHIP從請求信號RqMuxO輸入存儲器芯片MO的ID值2和請求時鐘分頻命令 2。當(dāng)存儲器芯片MO通過請求隊列控制電路RqCT向存儲器芯片MO的時鐘分頻電路Divl發(fā) 送請求時鐘分頻命令2時，時鐘分頻電路Divl產(chǎn)生具有請求時鐘信號RqCkO的時鐘頻率的 1/2的頻率的時鐘，從請求時鐘信號RqCkl輸出。請求時鐘信號RqCkl向存儲器芯片Ml輸 入，通過存儲器芯片Ml的時鐘驅(qū)動器Drv2和時鐘分頻電路Div2，作為響應(yīng)時鐘信號RsCkl 輸出。在降低時鐘的動作頻率時，可以為了防止噪聲引起的誤動作而使頻率逐漸降低，最后 以所希望的頻率工作。下面說明停止從存儲器芯片MO輸出的請求時鐘信號RqCkl的情形。信息處理裝 置CPU_CHIP從請求信號RqMuxO輸入存儲器芯片MO的ID值2和請求時鐘停止命令。當(dāng)存儲器芯片MO通過請求隊列控制電路RqCT把請求時鐘停止命令向存儲器芯片MO的時鐘分 頻電路Divl發(fā)送時，時鐘分頻電路Divl就停止請求時鐘信號RqCkl。請求時鐘信號RqCkl 向存儲器芯片Ml輸入，通過存儲器芯片Ml的時鐘驅(qū)動器Drv2及時鐘分頻電路Div2，作為 響應(yīng)時鐘信號RsCkl輸出，所以響應(yīng)時鐘信號RsCkl也停止。在停止時鐘時，可以為了防止 噪聲引起的誤動作而使頻率逐漸降低，最后使其停止。下面說明使停止的請求時鐘信號RsCkl再次工作時的情形。信息處理裝置CPU_ CHIP從請求信號RqMuxO輸入存儲器芯片MO的ID值2和請求時鐘重新開始命令。當(dāng)存儲 器芯片MO通過請求隊列控制電路RqCT把請求時鐘重新開始命令向存儲器芯片MO的時鐘 分頻電路Divl發(fā)送時，時鐘分頻電路Divl就使停止的請求時鐘信號RqCkl再次開始工作。 請求時鐘信號RqCkl向存儲器芯片Ml輸入，通過存儲器芯片Ml的時鐘驅(qū) 動器Drv2和時鐘 分頻電路Div2，作為響應(yīng)時鐘信號RsCkl輸出，所以響應(yīng)時鐘信號RsCkl也再次工作。使時 鐘再次開始工作時，可以為了防止噪聲引起的誤動作而使頻率漸漸升高，最后以所希望的 頻率工作。說明從存儲器芯片Ml輸出的請求時鐘信號RsCk2的頻率控制。首先，說明從存儲 器芯片Ml輸出的請求時鐘信號RqCk2的時鐘頻率雖未特別限定但取為1/4時的情形。當(dāng) 信息處理裝置CPU_CHIP從請求信號RqMuxO輸入存儲器芯片Ml的ID值1和請求時鐘分頻 命令4時，通過存儲器芯片MO把ID值1和請求時鐘分頻命令4向存儲器芯片Ml發(fā)送。當(dāng) 存儲器芯片Ml通過請求隊列控制電路RqCT向自身的時鐘分頻電路Divl發(fā)送請求時鐘分 頻命令4時，時鐘分頻電路Divl產(chǎn)生具有請求時鐘信號RqCkO的時鐘頻率的1/4的頻率的 時鐘，從請求時鐘信號RqCk2輸出。請求時鐘信號RqCk2向存儲器芯片M2輸入，通過存儲 器芯片M2的時鐘驅(qū)動器Drv2和時鐘分頻電路Div2，作為響應(yīng)時鐘信號RsCk2輸出。在降 低時鐘的動作頻率時，可以為了防止噪聲引起的誤動作而使頻率漸漸降低，最后以所希望 的頻率工作。下面說明停止從存儲器芯片Ml輸出的請求時鐘信號RqCk2的情形。當(dāng)信息處理 裝置CPU_CHIP從請求信號RqMuxO輸入存儲器芯片Ml的ID值1和請求時鐘停止命令時， ID值1和請求時鐘停止命令通過存儲器芯片MO向存儲器芯片Ml發(fā)送。當(dāng)存儲器芯片Ml 通過自身的請求隊列控制電路RqCT把請求時鐘停止命令向自身的時鐘分頻電路Divl發(fā)送 時，時鐘分頻電路Divl停止請求時鐘信號RqCk2。請求時鐘信號RqCk2向存儲器芯片M2輸 入，通過存儲器芯片M2的時鐘驅(qū)動器Drv2和時鐘分頻電路Div2，作為響應(yīng)時鐘信號RsCk2 輸出，所以響應(yīng)時鐘信號RsCk2也停止。在停止時鐘時，可以為了防止噪聲引起的誤動作而使頻率漸漸降低，最后使其停止。下面說明使停止的請求時鐘信號RsCk2再次工作時的情形。當(dāng)信息處理裝置CPU_ CHIP從請求信號RqMuxO輸入存儲器芯片Ml的ID值1和請求時鐘重新開始命令時，ID值 1和請求時鐘重新開始命令通過存儲器芯片MO向存儲器芯片Ml發(fā)送。當(dāng)存儲器芯片Ml 通過自身的請求隊列控制電路RqCT把請求時鐘重新開始命令向自身的時鐘分頻電路Divl 發(fā)送時，時鐘分頻電路Divl就使停止的請求時鐘信號RqCk2再次開始工作。請求時鐘信號 RqCk2向存儲器芯片M2輸入，通過存儲器芯片M2的時鐘驅(qū)動器Drv2和時鐘分頻電路Div2， 作為響應(yīng)時鐘信號RsCkl輸出，所以響應(yīng)時鐘信號RsCk2也再次工作。使時鐘再次度開始工作時，可以為了防止噪聲引起的誤動作而使頻率漸漸升高，最后以所希望的頻率工作?！磳嵤├?的效果〉對上述的實施例總結(jié)結(jié)構(gòu)及其效果如下。(1)在剛剛接通電源之后，進(jìn)行串聯(lián)連接的確認(rèn)動作，由此能可靠地確認(rèn)存儲器彼 此連接。進(jìn)而，通過明示引導(dǎo)設(shè)備、終端的存儲器芯片，自動向存儲器分配ID，能容易地連接 所需數(shù)量的存儲器芯片，能容易擴(kuò)充存儲器容量。(2)通過對請求附加ID，請求能從信息處理裝置CPU_CHIP可靠地向各存儲器芯片 M0、M1、M2傳送。此外，通過對向信息處理裝置CPU_CHIP的響應(yīng)附加ID，能確認(rèn)從各存儲器 正確傳送數(shù)據(jù)，通過信息處理裝置CPU_CHIP和存儲器芯片M0、M1、M2的串聯(lián)連接，能在使連 接信號數(shù)減少的同時，使信息處理裝置CPU_CHIP執(zhí)行所希望的處理。(3)請求接口電路ReqIF和響應(yīng)接口電路能獨立工作，所以能同時執(zhí)行數(shù)據(jù)的讀 出動作和寫入動作，能提高數(shù)據(jù)傳送性能。(4)能與請求的輸入順序無關(guān)，使早讀出的數(shù)據(jù)不等待讀出晚的數(shù)據(jù)而立刻讀出， 所以能夠進(jìn)行高速化。通過對請求附加ID，請求可靠地向請求目標(biāo)傳送，此外，通過對響應(yīng) 附加ID，即使請求的輸入順序和讀出數(shù)據(jù)的順序不同時，信息處理裝置CPU_CHIP也能得知 傳送源的存儲器芯片。(5)能根據(jù)需要使各存儲器芯片MO、Ml、M2的時鐘低速工作、停止或恢復(fù)，因此能 謀求低耗電化。(6)在來自存儲器芯片M2的讀出時，進(jìn)行錯誤檢測和糾正，在寫入時，對于未正確 進(jìn)行寫入的不良地址進(jìn)行替代處理，所以能保證可靠性。此外，在本實施例中，說明了在存儲器模塊MEMO中包含一個易失性存儲器、一個 NOR型閃速存儲器、一個NAND型閃速存儲器的例子，但是即使在存儲器模塊MEMO中包含多 個易失性存儲器和多個NOR型閃速存儲器以及NAND型閃速存儲器時，當(dāng)然也能實現(xiàn)本發(fā) 明?！创鎯ζ鞣峙鋱D的說明〉圖2示出對于信息處理裝置CPU_CHIP管理的存儲器模塊MEMO的存儲器分配圖的 一個例子。在本實施例中，雖然未特別限定，但是以存儲器芯片MO的存儲區(qū)為1Gbit、存儲 器芯片Ml的存儲區(qū)為1Gbit、存儲器芯片M2的存儲區(qū)為4Gbit+128Mbit (128Mbit是代替 區(qū))的存儲器模塊MEM為例，說明代表性的存儲器分配圖。雖未特別限定，但是存儲器芯片MO是易失性存儲器且是利用動態(tài)隨機(jī)存取存儲 單元的隨機(jī)存取存儲器，讀出時間是15ns左右。雖未特別限定，但是存儲器芯片Ml是非易 失性存儲器且是利用NOR型閃速存儲器單元的NOR型閃速存儲器，讀出時間是80ns左右。 雖未特別限定，但是存儲器芯片M2是非易失性存儲器，是利用NAND型閃速存儲器單元的 NAND型閃速存儲器，讀出時間是25 μ S。雖然未特別限定，但是存儲器芯片Ml劃分為引導(dǎo) 設(shè)備ID存儲區(qū)BotlD-AREA、最終端設(shè)備ID存儲區(qū)End ID-AREA、初始程序區(qū)InitPR-AREA、 程序存儲區(qū)0SAP-AREA。在引導(dǎo)設(shè)備ID存儲區(qū)BotID-AREA中存儲引導(dǎo)設(shè)備的ID信息。在最終端設(shè)備ID 存儲區(qū)End ID-AREA存儲與串聯(lián)連接的存儲器模塊MEMO有關(guān)的最終端設(shè)備ID信息。在初 始程序區(qū)InitPR-AREA中，雖未特別限定，但是存儲引導(dǎo)程序。在程序存儲區(qū)0SAP-AREA中，雖未特別限定，但是存儲操作系統(tǒng)、用于聲音通信或數(shù)據(jù)通信的通信用程序、以及用于音樂 再現(xiàn)、靜止圖像再現(xiàn)或動態(tài)圖像再現(xiàn)的應(yīng)用程序。雖然未特別限定，但是存儲器芯片MO劃 分為復(fù)制區(qū)COPY-AREA、工作區(qū)WORK-AREA。工作區(qū)WORK-AREA作為程序執(zhí)行時的工作存儲 器使用，復(fù)制區(qū)COPY-AREA作為用于復(fù)制來自存儲器芯片Ml和M2的程序和數(shù)據(jù)的存儲器 使用。雖未特別限定，但是在存儲器芯片Ml中存儲操作系統(tǒng)、用于聲音通信或數(shù)據(jù)通信 的通信用程序、以及用于音樂再現(xiàn)、靜止圖像再現(xiàn)或動態(tài)圖像再現(xiàn)的應(yīng)用程序等。雖然未特別限定，但是存儲器芯片M2劃分為數(shù)據(jù)區(qū)DATA-AREA、代替區(qū)REP-AREA。 在數(shù)據(jù)區(qū)DATA-AREA未特別限定，但是存儲音樂數(shù)據(jù)、聲音數(shù)據(jù)、動態(tài)圖像數(shù)據(jù)、靜止圖像 數(shù)據(jù)等數(shù)據(jù)。此外，由于反復(fù)進(jìn)行改寫，可靠性下降，有時在寫入時所寫的數(shù)據(jù)在讀出時成為不 同的數(shù)據(jù)，或者在改寫時未寫入數(shù)據(jù)。代替區(qū)REP-AREA用于把上述那樣變?yōu)椴涣嫉臄?shù)據(jù)置 換到新的區(qū)域。代替區(qū)REP-AREA的尺寸雖然未特別限定，但是可以決定為能確保存儲器芯 片M2保證的可靠性。〈剛接通電源之后的動作〉
說明從剛接通電源之后的存儲器芯片Ml向信息處理裝置CPU_CHIP的數(shù)據(jù)傳送。 在電源接通之后，信息處理裝置CPU_CHIP把自身具有的引導(dǎo)設(shè)備ID寄存器BotID設(shè)定為 1。存儲器芯片Ml從引導(dǎo)設(shè)備ID存儲區(qū)BotID-AREA讀出引導(dǎo)設(shè)備的ID信息1，把自身的 ID寄存器設(shè)定為1。據(jù)此，引導(dǎo)設(shè)備確定為存儲器芯片Ml。接著，信息處理裝置CPU_CHIP讀出引導(dǎo)設(shè)備的存儲器芯片Ml中存儲的引導(dǎo)程 序和最終端設(shè)備ID信息，所以把存儲器芯片Ml的ID編號1和讀出命令向存儲器模塊 MEMO發(fā)送。存儲器模塊MEMO按照ID編號1和讀出命令，從存儲器芯片Ml的初始程序區(qū) InitPR-AREA讀出引導(dǎo)程序，從最終端設(shè)備ID存儲區(qū)End ID-AREA讀出最終端設(shè)備ID信 息，向信息處理裝置CPU_CHIP發(fā)送。通過在電源接通之后對引導(dǎo)設(shè)備的ID進(jìn)行初始設(shè)定， 能確定通過存儲器芯片的串聯(lián)連接而實現(xiàn)的存儲器模塊MEMO內(nèi)的引導(dǎo)設(shè)備，能大幅度減 少信息處理裝置CPU_CHIP和存儲器模塊MEMO之間的連接信號數(shù)，信息處理裝置CPU_CHIP 能迅速可靠地從引導(dǎo)設(shè)備讀出引導(dǎo)程序和最終端設(shè)備ID信息，起動信息處理裝置CPU_ CHIP和存儲器模塊MEMO?！磾?shù)據(jù)復(fù)制動作的說明〉存儲器芯片MO的數(shù)據(jù)讀出時間與存儲器芯片M2的數(shù)據(jù)讀出時間相比是非常短 的。因此，如果提前從存儲器芯片M2向存儲器芯片MO傳送所需的圖像數(shù)據(jù)，就能用信息處 理裝置CPU_CHIP高速進(jìn)行圖像處理。雖未特別限定，但是說明存儲器芯片M0、M1、M2各自 的ID寄存器值設(shè)定為2、1和3時從存儲器芯片M2向存儲器芯片MO的數(shù)據(jù)傳送。信息處理裝置CPU_CHIP從存儲器芯片M2的數(shù)據(jù)區(qū)DATA-AREA讀出數(shù)據(jù)，所以存 儲器芯片M2的ID編號3和1頁(512字節(jié)的數(shù)據(jù)+16字節(jié)的ECC代碼)數(shù)據(jù)讀出命令向 存儲器模塊MEMO發(fā)送。存儲器模塊MEMO按照ID編號3和1頁數(shù)據(jù)讀出命令，從存儲器芯 片M2的數(shù)據(jù)區(qū)DATA-AREA讀出1頁的數(shù)據(jù)，附加ID編號3，向信息處理裝置CPU_CHIP發(fā) 送。在信息處理裝置CPU_CHIP中，對從存儲器芯片M2發(fā)送的1頁的數(shù)據(jù)進(jìn)行錯誤檢測。如果沒有錯誤，1頁的數(shù)據(jù)向存儲器芯片MO的復(fù)制區(qū)COPY-AREA傳送，所以信息處理裝 置CPU_CHIP把存儲器芯片MO的ID編號2和1頁數(shù)據(jù)讀出命令向存儲器模塊MEMO發(fā)送。 如果有錯誤，就在進(jìn)行修正后，把1頁數(shù)據(jù)向存儲器芯片MO的復(fù)制區(qū)COPY-AREA傳送，所以 信息處理裝置CPU_CHIP把存儲器芯片MO的ID編號2和1頁數(shù)據(jù)讀出命令向存儲器模塊 MEMO發(fā)送。存儲器模塊MEMO按照ID編號2和1頁數(shù)據(jù)讀出命令，對存儲器芯片MO的復(fù)制 區(qū)COPY-AREA數(shù)據(jù)區(qū)寫入1頁的數(shù)據(jù)。接著，說明從信息處理裝置CPU_CHIP向存儲器芯片MO高速寫入圖像數(shù)據(jù)，根據(jù)需 要把圖像數(shù)據(jù)向存儲器芯片M2保存時從存儲器芯片MO向存儲器芯片M2的數(shù)據(jù)傳送。信息 處理裝置CPU_CHIP從存儲器芯片MO的復(fù)制區(qū)COPY-AREA讀出數(shù)據(jù)，所以把存儲器芯片 MO 的ID編號2和1頁(512字節(jié))數(shù)據(jù)讀出命令向存儲器模塊MEMO發(fā)送。存儲器模塊MEMO 按照ID編號0和1頁數(shù)據(jù)讀出命令，從存儲器芯片MO復(fù)制區(qū)COPY-AREA讀出1頁數(shù)據(jù)，附 加ID編號2，向信息處理裝置CPU_CHIP發(fā)送。信息處理裝置CPU_CHIP把從存儲器芯片M 發(fā)送的1頁數(shù)據(jù)向存儲器芯片M2的數(shù)據(jù)區(qū)DATA-AREA傳送，所以把存儲器芯片M2的ID編 號2和1頁數(shù)據(jù)寫入命令向存儲器模塊MEMO傳送。當(dāng)存儲器模塊MEMO通過存儲器芯片MO和Ml向存儲器芯片M2發(fā)送ID編號2和 1頁數(shù)據(jù)寫入命令時，存儲器芯片M2就向自身的數(shù)據(jù)區(qū)DATA-AREA寫入1頁的數(shù)據(jù)。存儲 器芯片M2檢查數(shù)據(jù)的寫入是否成功，如果成功，就結(jié)束寫入處理。在寫入失敗時，存儲器芯 片M2發(fā)送ID編號2和寫入錯誤信息，通過存儲器芯片Ml和存儲器芯片MO向信息處理裝 置CPU_CHIP通知寫入錯誤。信息處理裝置CPU_CHIP當(dāng)收到ID編號2和寫入錯誤信息時， 對存儲器芯片M2中預(yù)先準(zhǔn)備的代替區(qū)REP-AREA的新地址進(jìn)行寫入，所以向存儲器模塊MO 發(fā)送存儲器芯片M2的ID編號2和1頁數(shù)據(jù)寫入命令。當(dāng)存儲器模塊MEMO通過存儲器芯 片MO和Ml向存儲器芯片M2發(fā)送ID編號2和1頁數(shù)據(jù)寫入命令時，存儲器芯片M2就向自 身的代替區(qū)REP-AREA寫入1頁的數(shù)據(jù)。此外，信息處理裝置CPU_CHIP在進(jìn)行代替處理時， 保存并管理不良地址、和對不良地址進(jìn)行代替為哪個地址的處理這樣的地址信息。如上所述，在存儲器芯片內(nèi)確保能復(fù)制存儲器芯片M2的一部分的區(qū)域，預(yù)先從存 儲器芯片M2向存儲器芯片MO傳送數(shù)據(jù)，由此能以與存儲器芯片MO同樣的速度讀出存儲器 芯片M2的數(shù)據(jù)，能夠進(jìn)行信息處理裝置CPU_CHIP中的高速處理。此外，向存儲器芯片M2 寫入數(shù)據(jù)時，能夠把數(shù)據(jù)暫時寫入存儲器芯片M0，根據(jù)需要重寫到存儲器芯片M2，所以數(shù) 據(jù)的寫入也能高速化。進(jìn)而，在從存儲器芯片M2讀出數(shù)據(jù)時，進(jìn)行錯誤檢測和糾正，在寫入 時，由于對未正確進(jìn)行寫入的不良地址進(jìn)行代替處理，所以能保證高可靠性。此外，以上雖然對向存儲器芯片MO傳送存儲器芯片M2的一部分的數(shù)據(jù)的動作進(jìn) 行了說明，但由于存儲器芯片MO能配備可復(fù)制存儲器芯片Ml的一部分的數(shù)據(jù)的區(qū)域，所以 當(dāng)然也能向存儲器芯片MO傳送存儲器芯片Ml的一部分的數(shù)據(jù)。此外，存儲器芯片M0、M1和M2是按照各自的讀出時間由短到長的順序來串聯(lián)連接 的存儲器模塊，不用說，通過在存儲器芯片MO上設(shè)置能復(fù)制存儲器芯片Ml和M2的一部分 的數(shù)據(jù)的區(qū)域，并預(yù)先從存儲器芯片Ml和M2向存儲器芯片MO傳送數(shù)據(jù)，就能以與存儲器 芯片MO同樣的速度來讀出存儲器芯片Ml和M2的數(shù)據(jù)，并能實現(xiàn)信息處理裝置CPU_CHIP 中的高速處理。<電源接通時的初始順序>
圖3表示由信息處理裝置CPU_CHIP和存儲器模塊MEMO構(gòu)成的信息系統(tǒng)裝置的 電源接通時的初始順序。在Tl期間(PwON)，對信息處理裝置CPU_CHIP、存儲器模塊MEMO 內(nèi)的存儲器芯片M0、M1、M2接通電源，在T2期間(RESET)進(jìn)行復(fù)位。復(fù)位的方法未特別限 定，但可以是用各自的內(nèi)置電路自動復(fù)位的方法，或者也可以在外部具有復(fù)位端子，通過復(fù) 位信號進(jìn)行復(fù)位動作。在T2的復(fù)位期間，信息處理裝置CPU_CHIP把引導(dǎo)設(shè)備ID寄存器 BotID設(shè)定為1，把終端設(shè)備ID寄存器EndID設(shè)定為O。存儲器芯片M0、M1、M2分別具有的 ID寄存器的值初始設(shè)定為0，ID有效位初始設(shè)定為Low。此外，進(jìn)行存儲器芯片M0、M1、M2 分別具有的響應(yīng)隊列的優(yōu)先級、改變優(yōu)先級的響應(yīng)執(zhí)行次數(shù)值的初始設(shè)定。進(jìn)而，存儲器芯 片M0、M1、M2進(jìn)行各自的動作時鐘頻率的分頻比的初始設(shè)定。 在解除復(fù)位的T3的期間(BootIDSet)，引導(dǎo)設(shè)備向ID寄存器設(shè)置引導(dǎo)設(shè)備ID。存 儲器芯片M0、M1、M2因為引導(dǎo)設(shè)備識別信號Bsig連接在電源上，所以識別出自己不是引導(dǎo) 設(shè)備，使各自的ID寄存器的值依然保持O。存儲器芯片Ml的引導(dǎo)設(shè)備識別信號Bsig接地 (gnd)，所以識別出自己是引導(dǎo)設(shè)備，讀出自己的存儲器電路MemNVl保持的引導(dǎo)設(shè)備ID值 1，向ID寄存器設(shè)定，使ID有效位為High。在T3期間結(jié)束后的T4期間(LinkEn)，進(jìn)行各 存儲器芯片M0、M1、M2的信號的連接確認(rèn)。存儲器芯片M2識別出為串聯(lián)連接的存儲器芯片 的最終端的存儲器芯片，使請求使能信號RqEn2為High。接著，存儲器芯片Ml確認(rèn)請求使能信號RqEn2變?yōu)镠igh，使響應(yīng)使能信號RsEn2 和請求使能信號RqEnl為High。接著，存儲器芯片MO確認(rèn)請求使能信號RqEnl變?yōu)镠igh， 使響應(yīng)使能信號RsEnl和請求使能信號RqEnO為High。最后，信息處理裝置CPU_CHIP確 認(rèn)請求使能信號RqEnO變?yōu)镠igh，得知各存儲器芯片的信號連接已被確認(rèn)，使響應(yīng)使能信 號RsEnO為High。在T4期間結(jié)束后的T5期間(BootRD)，信息處理裝置CPU_CHIP從存儲 器芯片Ml讀出引導(dǎo)數(shù)據(jù)。信息處理裝置CPU_CHIP通過請求信號RqMuxO，使對存儲器芯片Ml的ID值1、讀 出命令、地址進(jìn)行了多路復(fù)用的請求NRDml與時鐘信號RqCkO同步，向存儲器芯片MO傳 送。因為存儲器芯片MO的ID有效位是Low，所以存儲器芯片MO從請求信號RqMuxl使請 求ReqNRDml與時鐘信號RqCkl同步，向存儲器芯片Ml傳送。存儲器芯片Ml把來自存儲器 芯片MO的請求ReqNRDml存儲到自身的請求隊列控制電路RqCT。因為存儲器芯片Ml的ID 有效位是High，所以比較請求ReqNRDml中包含的ID值1和自身的ID寄存器的值1。比 較結(jié)果一致，所以把請求ReqNRDml向存儲器電路MemNVl傳送。根據(jù)請求ReqNRDml，從存 儲器電路MemNVl讀出引導(dǎo)數(shù)據(jù)和最終端設(shè)備ID編號3，與ID寄存器值1 一起，作為響應(yīng) ResNRDml向響應(yīng)隊列控制電路RsCT傳送。存儲器芯片Ml的響應(yīng)隊列控制電路RsCT由響 應(yīng)信號RqMuxl把響應(yīng)ResNRDml向存儲器芯片MO傳送。最后存儲器芯片MO的響應(yīng)隊列控 制電路RsCT利用響應(yīng)信號RqMuxO把響應(yīng)ResNRDml向信息處理裝置CPU_CHIP傳送。信息 處理裝置CPU_CHIP接收響應(yīng)ResNRDml，把最終端設(shè)備ID值3保存到存儲器控制電路CON 內(nèi)的最終端設(shè)備ID寄存器ENDID。接著通過收到的引導(dǎo)程序起動自己。在T5期間結(jié)束以 后的T6期間(InitID)，按照引導(dǎo)代碼，信息處理裝置CPU_CHIP對各存儲器芯片設(shè)定ID編 號。信息處理裝置CPU_CHIP首先通過請求信號RqMuxOjE ID值2和ID設(shè)定命令向存 儲器芯片MO傳送。在存儲器芯片MO,由于ID有效位是Low，還未進(jìn)行ID編號的分配，所以根據(jù)ID值2和ID設(shè)定命令對ID寄存器設(shè)定ID編號2，使ID有效位為High。通過ID有 效位變?yōu)镠igh，表示ID編號的分配結(jié)束。存儲器芯片MO因為ID編號的分配結(jié)束，所以把 ID值2和ID編號分配結(jié)束信息通過響應(yīng)信號RsMuxO通知給信息處理裝置CPU_CHIP。信息處理裝置CPU_CHIP如果知道存儲器芯片MO的ID編號的分配結(jié)束，接著就從 請求信號RqMuxOjE ID編號3和ID設(shè)定命令向存儲器芯片MO傳送。存儲器芯片MO比較 自身的ID編號2和ID編號3，不一致，所以把ID編號3和ID設(shè)定命令向存儲器芯片Ml傳 送。在存儲器芯片Ml，已經(jīng)進(jìn)行ID編號的分配，所以比較ID編號1和ID編號3，不一致， 所以從請求信號RqMux2把ID編號3和ID設(shè)定命令向存儲器芯片M2傳送。在存儲器芯片M2，還未進(jìn)行ID編號的分配，所以存儲器芯片M2根據(jù)ID編號3和 ID設(shè)定命令，向ID寄存器設(shè)定ID編號3，使ID有效位是High。通過ID有效位變?yōu)镠igh， 表示ID編號的分配結(jié)束。存儲器芯片M2因為ID編號的分配結(jié)束，所以把ID值3和ID 編號分配結(jié)束信息通過存儲器芯片MO、Ml向信息處理裝置CPU_CHIP發(fā)送。信息處理裝置 CPU_CHIP比較發(fā)送的ID值3和向存儲器控制電路CON內(nèi)的最終端設(shè)備ID寄存器EndID設(shè) 定的最終端設(shè)備ID值3。雙方的值一致，則確認(rèn)進(jìn)行了 ID編號的分配直到最終端的存儲器芯。在T6期間結(jié)束以后的T7期間(Idle)以后，存儲器模塊MEMO變?yōu)榭臻e狀態(tài)，成為 等待來自信息處理裝置CPU_CHIP的請求的狀態(tài)。<存儲器芯片MO的說明>圖4是存儲器芯片MO的結(jié)構(gòu)圖的一個例子。圖5是表示對存儲器芯片MO發(fā)生請 求時的動作的一個例子的流程圖。圖6是表示從存儲器芯片MO的存儲器電路MemVL發(fā)生 響應(yīng)時的動作的一個例子的流程圖。圖7是表示從存儲器芯片Ml向存儲器芯片MO發(fā)生響 應(yīng)時的動作的一個例子的流程圖。以下說明各電路塊的動作。存儲器芯片MO由請求接口電路ReqIF、響應(yīng)接口電路ResIF、初始化電路INIT、存 儲器電路MemVL構(gòu)成。請求接口電路ReqIF由請求時鐘控制電路RqCkC和請求隊列控制電 路RqCT構(gòu)成。請求時鐘控制電路RqCkC由時鐘驅(qū)動器Drvl和時鐘分頻電路Divl構(gòu)成。 請求隊列控制電路RqCT由請求隊列電路RqQI、請求隊列電路RqQXl、請求隊列電路RqQXO、 ID寄存器電路dstID、ID比較電路CPQ構(gòu)成。雖然未特別限定，但是請求隊列電路RqQI由 2個請求隊列構(gòu)成，請求隊列電路RqQXl由1個請求隊列構(gòu)成，請求隊列電路RqQXO由2個 請求隊列構(gòu)成。響應(yīng)接口電路ResIF由響應(yīng)時鐘控制電路RsCkC和響應(yīng)隊列控制電路RsCT 構(gòu)成。響應(yīng)時鐘控制電路RsCkC由時鐘驅(qū)動器Drv2和時鐘分頻電路Div2構(gòu)成。響應(yīng)隊列 控制電路RsCT由響應(yīng)隊列電路RsQo、響應(yīng)隊列電路RsQp、狀態(tài)寄存器電路STReg、響應(yīng)調(diào)度 電路SCH構(gòu)成。雖然未特別限定，但是響應(yīng)隊列電路RsQo由4個響應(yīng)隊列構(gòu)成，響應(yīng)隊列 電路RsQp由4個響應(yīng)隊列構(gòu)成。存儲器電路MemVL雖然未特別限定，但是為易失性存儲器，是利用動態(tài)隨機(jī)存取 存儲單元的動態(tài)隨機(jī)存取存儲器。初始化電路INIT在開始向存儲器芯片MO供給電源時， 進(jìn)行存儲器芯片MO的初始化。請求時鐘控制電路RqCkC，將從時鐘信號RqCkO輸入的時鐘 通過內(nèi)部時鐘ckl向請求隊列控制電路RqCT和響應(yīng)時鐘控制電路RsCkC傳送。此外，請求 時鐘控制電路RqCkC，經(jīng)由時鐘驅(qū)動器Drvl和時鐘分頻電路Divl通過時鐘信號RqCkl輸出 從請求時鐘信號RqCkO輸入的時鐘。此外，請求時鐘控制電路RqCkC，能夠按照通過請求信號RqMuxO輸入的命令，降低時鐘信號ck2和請求時鐘RqCkl的時鐘頻率，或者停止時鐘，或 者使時鐘再動作。響應(yīng)時鐘控制電路RsCkC，通過內(nèi)部時鐘信號ck3向響應(yīng)隊列控制電路RsCT輸出 從內(nèi)部時鐘信號ckl輸入的時鐘。此外，響應(yīng)時鐘控制電路RsCkC，通過時鐘分頻電路Div2 從時鐘信號RqCkO輸出從內(nèi)部時鐘信號ckl輸入的時鐘。此外，響應(yīng)時鐘控制電路RsCkC， 通過時鐘驅(qū)動器Drv2從時鐘信號ck4向響應(yīng)隊列控制電路RsCT輸出從時鐘信號RsCkl輸 入的時鐘。響應(yīng)時鐘控制電路RsCkC，能夠按照通過請求信號RqMuxO輸入的命令，降低響應(yīng) 時鐘RsCkO的時鐘頻率，或者停止時鐘，或者使時鐘再動作。請求隊列電路RqQI，通過請求信號RqMuxO存儲將ID值、命令、地址和寫入數(shù)據(jù)多 路復(fù)用并向存儲器芯片MO輸入的請求。ID寄存器電路dstID存儲存儲器芯片MO的ID值 和ID有效信號。ID比較電路CPQ，比較存儲在請求隊列電路RqQI的ID值和存儲在ID寄 存器電路dstID的ID值。請求隊列電路RqQXl和請求隊列電路RqQXO，存儲從請求隊列電路RqQI傳送來的 請求。響應(yīng)隊列電路RsQo存儲從存儲器芯片MO的存儲器電路MemVL讀出的數(shù)據(jù)和從ID 寄存器電路dstID讀出的ID值。響應(yīng)隊列電路RsQp，通過響應(yīng)信號RsMuxI存儲所輸入的 ID值、讀出數(shù)據(jù)、錯誤信息和狀態(tài)信息。狀態(tài)寄存器電路STRReg雖然未特別限定，但是存儲表示向響應(yīng)隊列電路RsQo和 響應(yīng)隊列 電路RsQp存儲響應(yīng)的未處理響應(yīng)信息等。響應(yīng)調(diào)度電路SCH，確定向響應(yīng)隊列電 路RsQo存儲的響應(yīng)、和向響應(yīng)隊列電路RsQp存儲的響應(yīng)的響應(yīng)優(yōu)先級，進(jìn)行用于從響應(yīng)信 號RsMuxO輸出優(yōu)先級高的響應(yīng)的仲裁。根據(jù)從響應(yīng)隊列電路RsQo輸出的響應(yīng)的次數(shù)、和 從響應(yīng)隊列電路RsQp輸出的響應(yīng)的次數(shù)，響應(yīng)調(diào)度電路SCH動態(tài)地改變響應(yīng)優(yōu)先級。下面說明本存儲器芯片MO的動作。首先，說明接通電源時的動作。當(dāng)向存儲器芯 片MO接通電源時，初始化電路INIT進(jìn)行存儲器芯片MO的初始化。首先，將ID寄存器電 路dstID具有的ID寄存器的值初始設(shè)定為0，將ID有效位初始設(shè)定為Low。接著，將對響 應(yīng)調(diào)度電路SCH具有的響應(yīng)隊列電路RsQo輸入的響應(yīng)的優(yōu)先級設(shè)定為1，將對響應(yīng)隊列電 路RsQp輸入的來自存儲器芯片Ml的響應(yīng)的優(yōu)先級設(shè)定為2，將來自存儲器芯片M2的響應(yīng) 的優(yōu)先級設(shè)定為3。當(dāng)基于初始化電路INIT的初始設(shè)定結(jié)束后，存儲器芯片M0，進(jìn)行確認(rèn) 可在信息處理裝置CPU_CHIP和存儲器芯片MO之間進(jìn)行通信的通信確認(rèn)動作。存儲器芯片 MO確認(rèn)請求使能信號RqEnl已變?yōu)镠igh，使響應(yīng)使能信號RsEnl和請求使能信號RqEnO為 High。接著，信息處理裝置CPU_CHIP確認(rèn)請求使能信號RqEnO已變?yōu)镠igh，知道各存儲 器芯片的信號連接已被確認(rèn)，使響應(yīng)使能信號RsEnO為High。當(dāng)通信確認(rèn)動作結(jié)束后，從 信息處理裝置CPU_CHIP通過請求信號RqMuxO，將ID編號2和ID設(shè)定命令傳送給存儲器 芯片M0。在存儲器芯片MO中，ID有效位是Low，所以判斷為尚未進(jìn)行ID編號，對ID寄存 器設(shè)定ID編號2，將ID有效位設(shè)定為High，結(jié)束ID編號。接著，存儲器芯片MO通過響應(yīng) 信號RSMuxO，輸出存儲器芯片MO的ID值2和ID編號結(jié)束信息，向信息處理裝置CPU_CHIP 通知存儲器芯片MO的ID編號結(jié)束。接著，說明在接通電源之后的動作結(jié)束后，從信息處理裝置CPU_CHIP向存儲器芯 片MO發(fā)生請求時的動作。存儲器芯片MO的請求隊列電路RqQI雖然未特別限定，但是由2個請求隊列RqQI-O和RqQI-I構(gòu)成。此外，存儲器芯片MO未向請求隊列RqQI-O和RqQI-I 登錄請求，所以使請求使能信號RqEnO為High，并向信息處理裝置CPU_CHIP通知能受理請 求。存儲器芯片MO的響應(yīng)隊列電路RqQo雖然未特別限定，但是由2個響應(yīng)隊列RqQ0-O和 RqQo-I構(gòu)成。存儲器芯片MO的響應(yīng)隊列電路RqQp雖然未特別限定，但是由2個響應(yīng)隊列 RqQp-O和RqQp-I構(gòu)成。信息處理裝置CPU_CHIP使響應(yīng)使能信號RsEnO為High，對存儲器 芯片MO通知能受理響應(yīng)。信息處理裝置CPU_CHIP通過請求信號RqMuxO，使將ID值2、存儲 體有效命令BA、存儲體地址BKl、行地址Row多路復(fù)用的請求ReqBAbOmO與時鐘信號RqCkO 同步，向存儲器芯片MO傳送(圖5 =Stepl)。接著，通過請求信號RqMuxO，使將ID值2、32字節(jié)數(shù)據(jù)讀出命令RD4、存儲體地址 ΒΚ0、列地址 Col255多路復(fù)用的請求ReqRD32b0m0與時鐘信號RqCKO同步，向存儲器芯片MO 傳送(圖5 =Stepl)。如果請求使能信號RqEnO為Low(圖5 :Step2)，不向存儲器芯片MO 的請求隊列電路RqQI存儲來自信息處理裝置CPU_CHIP的請求。如果請求使能信號RqEnO 為High (圖5 :Step2)，按順序向存儲器芯片MO的請求隊列電路RqQI的請求隊列RqQI-O 和RqQI-I，存儲來自信息處理裝置CPU_CHIP的請求ReqBAbOmO和請求ReqRD32b0m0 (圖 5 :St印3)。由此，請求隊列電路RqQI的全部請求隊列被登錄，不能受理來自信息處理裝置 CPU_CHIP的新請求，所以使請求使能信號RqEn為Low。由于請求使能信號RqEnO為Low，所 以信息處理裝置CPU_CHIP能知道存儲器芯片MO不能受理請求。然后，ID比較電路CPQ，比較向請求隊列RqQI-O登錄的請求ReqBAbOmO中包含的 ID值2、和ID寄存器電路dstID中保持的ID值2(圖5 :Step4)。由于比較結(jié)果一致，所 以請求ReqBAbOmO被傳送給請求隊列電路RqQXl (圖5 :Step5)。比較結(jié)果不一致時，請求 ReqBAbOmO被傳送給請求隊列電路RqQXO，并被傳送給存儲器芯片Ml (圖5 :St印12)。接著，請求隊列電路RqQXl檢查所存儲的響應(yīng)是否包含讀出命令(圖5 :Step6)。 當(dāng)包含有讀出命令時，請求隊列電路RqQXl檢查響應(yīng)隊列電路RsQo的響應(yīng)隊列RqQo-O和 RqQo-I是否有空(圖5 :Step7)。由于請求ReqBAbOmO不包含讀出命令，所以請求隊列電路 RqQXl將所存儲的請求ReqBAbOmO傳送給存儲器電路MemVL(圖5 =SteplO)。存儲器電路 MemVL按照請求ReqBAbOmO進(jìn)行動作(圖5 =Stepll)。具體而言，存儲器電路MemVL，根據(jù)請 求ReqBAbOmO中包含的存儲體有效命令BA、存儲體地址BKO和行地址Row63，激活存儲體0 內(nèi)的行63上連接的Ik字節(jié)的存儲單元，傳送給存儲體0內(nèi)的讀出放大器(圖5 :St印11)。通過處理請求ReqBAbOmO,請求隊列RqQI-O空著1個，所以存儲器芯片MO使請 求使能信號RqEnO為High，對信息處理裝置CPU_CHIP通知能受理新請求。信息處理裝置 CPU_CHIP確認(rèn)存儲器芯片MO的請求使能信號RqEnO已變?yōu)镠igh，作為新請求，通過請求信 號RqMuxO，使將ID值2、32字節(jié)寫入命令WT、存儲體地址ΒΚ0、列地址Coll27、32字節(jié)的寫 入數(shù)據(jù)多路復(fù)用的請求ReqWT23b0m0與時鐘信號RqCkO同步，傳送給存儲器芯片MO (圖5 : Stepl)ο檢查請求使能信號RqEnO (圖5 :Step2)，請求使能信號RqEnO為High，所以存儲器 芯片MO將來自信息處理裝置CPU_CHIP的請求ReqWT23b0m0存儲到自身的請求隊列控制電 路RqCT內(nèi)的請求隊列RqQI-O (圖5 :St印3)。存儲器芯片MO，能夠與將新請求ReqWT23b0m0存儲到自身的請求隊列電路RqQI內(nèi) 的請求隊列RqQI_0(圖5 :Step3)獨立地，并行進(jìn)行對已經(jīng)存儲在請求隊列RqQI-I中的請求ReqRD32b0m0的處理(圖5 :Step4以后)。接著，說明已經(jīng)存儲在請求隊列RqQI-I中的請求ReqRD32b0m0的動作。ID比較電路CPQ，比較向請求隊列RqQI-I登錄的請求ReqRD32b0m0中包含的ID值2、和ID寄存器 電路dstID中保持的ID值2(圖5 :Step4)。由于比較結(jié)果一致，所以請求ReqRD32b0m0被 傳送給請求隊列電路RqQXl (圖5 :Step5)。當(dāng)比較結(jié)果不一致時，請求ReqRD32b0m0被傳 送給請求隊列電路RqQXO，并被傳送給存儲器芯片Ml (圖5 :Stepl2)。接著，請求隊列電路 RqQXl檢查所存儲的響應(yīng)是否包含讀出命令(圖5 :Step6)。由于請求ReqRD32b0m0包含有 讀出命令，所以請求隊列電路RqQXl檢查響應(yīng)隊列電路RsQo的響應(yīng)隊列RqQp-O和RqQp-I 是否有空(圖5 :Step7)。如果響應(yīng)隊列電路RsQo的響應(yīng)隊列RqQp-O和RqQp-I沒空，則 在有空之前，請求隊列電路RqQXl中斷請求ReqRD32b0m0的傳送。如果響應(yīng)隊列電路RsQo 的響應(yīng)隊列RqQp-O和RqQp-I有空，則請求隊列電路RqQXl將所存儲的請求ReqRD32b0m0 傳送給存儲器電路MemVL (圖5 :Step8)。存儲器電路MemVL，按照請求ReqRD32b0m0進(jìn)行動 作(圖5 :Step9)。具體而言，存儲器電路MemVL，根據(jù)請求ReqRD32b0m0所包含的ID值2、 32字節(jié)數(shù)據(jù)讀出命令RD、存儲體地址BK0、列地址Col255，讀出存儲體O的讀出放大器所保 持的數(shù)據(jù)中、以列地址255為開始地址的32字節(jié)的數(shù)據(jù)(圖5 :Step9)，包含ID寄存器值2 在內(nèi)，作為響應(yīng)ResRD32b0m0登錄到響應(yīng)隊列控制電路RsCT內(nèi)的響應(yīng)隊列RsQo的響應(yīng)隊 列 RsQo-O(圖 6 :Stepl3)。當(dāng)向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp登錄響應(yīng)時，響應(yīng)調(diào)度電路SCH，將 向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp登錄的響應(yīng)數(shù)，保存到狀態(tài)寄存器STReg (圖6 Stepl4)。確定相對于向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp登錄的響應(yīng)的響應(yīng)優(yōu)先級 (圖6 :Stepl5)。接著，檢查響應(yīng)使能信號RsEnO (圖6 :St印16)，在響應(yīng)使能信號RsEnO為 High時，通過響應(yīng)信號RsMuxO將響應(yīng)優(yōu)先級最高的響應(yīng)發(fā)送給信息處理裝置CPU_CHIP (圖 6 :St印17)。如果響應(yīng)使能信號RsEnO為Low，則不對信息處理裝置CPU_CHIP進(jìn)行發(fā)送。當(dāng)響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp的1個響應(yīng)被完全發(fā)送給信息處理 裝置CPU_CHIP時，響應(yīng)調(diào)度電路SCH，檢查向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp 登錄的響應(yīng)數(shù)，將最新的響應(yīng)數(shù)保存到狀態(tài)寄存器STReg(圖6 :St印18)。在此，響應(yīng) 使能信號RsEnO是Hi gh，向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp登錄的響應(yīng)只是 響應(yīng)ResRD32b0m0，所以響應(yīng)調(diào)度電路SCH向狀態(tài)寄存器STReg保存響應(yīng)數(shù)1，將響應(yīng) ResRD32b0m0的響應(yīng)優(yōu)先級設(shè)定為最高位，將響應(yīng)ResRD32b0m0發(fā)送給信息處理裝置CPU_ CHIP。當(dāng)響應(yīng)ResRD32b0m0被發(fā)送給信息處理裝置CPU_CHIP時，響應(yīng)調(diào)度電路SCH，因為不 存在向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp登錄的響應(yīng)，所以向狀態(tài)寄存器STReg保 存響應(yīng)數(shù)O。當(dāng)對應(yīng)于請求ReqRD32b0m0的響應(yīng)ResRD32b0m0被登錄到響應(yīng)隊列電路RsQo 時，即使正在將響應(yīng)ResRD32b0m0輸出給信息處理裝置CPU_CHIP，也能夠進(jìn)行對請求 ReqffT23b0m0 的處理(圖 5 :Step4 以后)。接著，說明已經(jīng)存儲在請求隊列RqQI-O的請求ReqWT23b0m0的動作。ID比較電路 CPQ,比較向請求隊列RqQI-O登錄的請求ReqWT23b0m0中包含的ID值2、和ID寄存器電路 dstID中保持的ID值2(圖5 :Step4)。由于比較結(jié)果一致，所以請求ReqWT23b0m0被傳送 給請求隊列電路RqQXl (圖5 :Step5)。當(dāng)比較結(jié)果不一致時，請求ReqWT23b0m0被傳送給請求隊列電路RqQXO，并被傳送給存儲器芯片Ml (圖5 :Stepl2)。接著，請求隊列電路RqQXl檢查所存儲的響應(yīng)是否包含讀出命令(圖5 :Step6)。 當(dāng)包含有讀出命令時，請求隊列電路RqQXl檢查響應(yīng)隊列電路RsQo的響應(yīng)隊列RqQp-O和 RqQp-I是否有空(圖5 :Step7)。由于請求ReqWT23b0m0不包含讀出命令時，所以請求隊 列電路RqQXl將所存儲的請求ReqWT23b0m0傳送給存儲器電路MemVL (圖5 =SteplO)。存 儲器電路MemVL按照請求ReqWT23b0m0進(jìn)行動作(圖5 =Stepll)。具體而言，存儲器電路 MemVL,根據(jù)請求ReqWT23b0m0中包含的ID值2、32字節(jié)寫入命令WT、存儲體地址BK0、列地 址Coll27和32字節(jié)的寫入數(shù)據(jù)，向存儲體O的讀出放大器寫入以列地址127為開始地址 的32字節(jié)的數(shù)據(jù)。圖7是表示從存儲器芯片Ml向存儲器芯片MO發(fā)生響應(yīng)時的動作的一個例子的流 程圖。當(dāng)從響應(yīng)信號RsMuxl與響應(yīng)時鐘信號RqCkl同步地向存儲器芯片MO發(fā)送響應(yīng)(圖 7 =Stepl)時，如果響應(yīng)使能信號ResEnl為Low (圖7 :St印2)，則不存儲到存儲器芯片MO的 響應(yīng)隊列電路RsQp。如果響應(yīng)使能信號ResEnl為High(圖7 :St印2)，則存儲到存儲器芯 片MO的響應(yīng)隊列電路RsQp (圖7 :Step3)。當(dāng)向響應(yīng)隊列電路RsQp登錄響應(yīng)時，響應(yīng)調(diào)度 電路SCH，將向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp登錄的響應(yīng)數(shù)保存到狀態(tài)寄存器 STReg(圖6 :Step4)。確定對應(yīng)于向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp登錄的響應(yīng) 的響應(yīng)優(yōu)先級(圖6 :Step5)。接著，檢查響應(yīng)使能信號RsEnO (圖6 :St印6)，在響應(yīng)使能 信號RsEnO為High時，從響應(yīng)信號RsMuxO，將響應(yīng)優(yōu)先級最高的響應(yīng)發(fā)送給信息處理裝置 CPU_CHIP (圖6 :Step7)。如果響應(yīng)使能信號RsEnO為Low，則不對信息處理裝置CPU_CHIP 進(jìn)行發(fā)送。當(dāng)響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp的1個響應(yīng)完全被發(fā)送給信息處理裝 置CPU_CHIP時，響應(yīng)調(diào)度電路SCH檢查向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp登錄的 響應(yīng)數(shù)，將最新的響應(yīng)數(shù)保存到狀態(tài)寄存器STReg(圖6 =StepS)。說明響應(yīng)調(diào)度電路SCH的動作。圖8是表示響應(yīng)調(diào)度電路SCH的動作的流程圖。 在響應(yīng)調(diào)度電路SCH中，首先檢查是否向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp登錄了 響應(yīng)(Stepl)。如果向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp都未登錄響應(yīng)，則再次檢查 向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp的登錄。如果向響應(yīng)隊列電路RsQo和響應(yīng)隊 列電路RsQp的任意一個都登錄了響應(yīng)，則檢查響應(yīng)的優(yōu)先級，進(jìn)行具有最高位的響應(yīng)優(yōu)先 級的響應(yīng)的發(fā)送準(zhǔn)備(St印2)。接著，響應(yīng)調(diào)度電路SCH檢查響應(yīng)使能信號RsEnO (St印3)，在為Low時不輸出響 應(yīng)，等待響應(yīng)使能信號RsEnO變?yōu)镠igh。在響應(yīng)使能信號RsEnO為High時，輸出具有最高 位的響應(yīng)優(yōu)先級的響應(yīng)(St印4)。輸出該響應(yīng)后，改變關(guān)于響應(yīng)的輸出優(yōu)先級(St印5)。說明由存儲器芯片MO的響應(yīng)調(diào)度電路SCH進(jìn)行的響應(yīng)優(yōu)先級的變更動作的一個 例子。圖9表示存儲器芯片MO裝備的響應(yīng)調(diào)度電路SCH進(jìn)行的動態(tài)響應(yīng)優(yōu)先級的控制。首先，說明存儲器芯片MO中的響應(yīng)優(yōu)先級的控制。在剛剛接通電源之后的初始設(shè) 定(Initial)中，向響應(yīng)隊列電路RsQo登錄的存儲器芯片MO的響應(yīng)的優(yōu)先級(PRsQ0(MO)) 被設(shè)定為1，向響應(yīng)隊列電路RsQp登錄的存儲器芯片Ml的響應(yīng)的優(yōu)先級(PRsQp(Ml))被設(shè) 定為2，向響應(yīng)隊列電路RsQp登錄的存儲器芯片M2的響應(yīng)的優(yōu)先級(PRsQp (M2))被設(shè)定 為3。雖然未特別限定，但是響應(yīng)的優(yōu)先級越小其響應(yīng)的優(yōu)先級越高。當(dāng)輸出Ntime次向響應(yīng)隊列電路RsQo登錄的存儲器芯片MO的響應(yīng)(RsQo(MO))時，向響應(yīng)隊列電路RsQo登錄 的存儲器芯片MO的響應(yīng)的優(yōu)先級(PRsQ0(MO))為最低的3，存儲器芯片Ml的響應(yīng)的優(yōu)先 級(PRsQp(Ml))為最高的1，向響應(yīng)隊列電路RsQp登錄的存儲器芯片M2的響應(yīng)的優(yōu)先級 (PRsQp(M2))為 2。當(dāng)輸出Mtime次向響應(yīng)隊列電路RsQp登錄的存儲器芯片Ml的響應(yīng)(PRsQp(Ml)) 時，向響應(yīng)隊列電路RsQp登錄的存儲器芯片Ml的響應(yīng)的優(yōu)先級(PRsQp(Ml))為最低的3， 向響應(yīng)隊列電路RsQp登錄的存儲器芯片M2的響應(yīng)的優(yōu)先級(PRsQp(Ml))為最高的1，向響 應(yīng)隊列電路RsQo登錄的存儲器芯片MO的響應(yīng)的優(yōu)先級(PRsQ0(MO))為2。 接著，當(dāng)輸出Ltime次向響應(yīng)隊列電路RsQp登錄的存儲器芯片M2的響應(yīng) (PRsQp (M2))時，向響應(yīng)隊列電路RsQp登錄的存儲器芯片M2的響應(yīng)的優(yōu)先級(PRsQp (M2)) 為最低的3，向響應(yīng)隊列電路RsQo登錄的存儲器芯片MO的響應(yīng)的優(yōu)先級(PRsQ0(MO))為 最高的1。向響應(yīng)隊列電路RsQp登錄的存儲器芯片M2的響應(yīng)的優(yōu)先級(PRsQp(Ml))為2。 用于變更向響應(yīng)隊列電路RsQo登錄的來自存儲器芯片MO的響應(yīng)的響應(yīng)優(yōu)先級的響應(yīng)輸出 次數(shù)Ntime、用于變更向響應(yīng)隊列電路RsQp登錄的來自存儲器芯片Ml的響應(yīng)的響應(yīng)優(yōu)先級 的響應(yīng)輸出次數(shù)Mtime、和用于變更向響應(yīng)隊列電路RsQp登錄的來自存儲器芯片M2的響應(yīng) 的響應(yīng)優(yōu)先級的響應(yīng)輸出次數(shù)Ltime，在剛剛接通電源之后的初始設(shè)定(Initial)中，雖然 未特別限定，但是分別被設(shè)定為10次、2次、1次。并且，響應(yīng)輸出次數(shù)Ntime、Mt ime、Ltime能夠由信息處理裝置CPU_CHIP來設(shè)定， 能夠按照利用本發(fā)明的便攜設(shè)備等的系統(tǒng)結(jié)構(gòu)分別設(shè)定，以謀求高性能化。<時鐘控制>圖10 (a)是停止從存儲器芯片MO輸出的響應(yīng)時鐘信號RsCkO的動作的一個例子。 信息處理裝置CPU_CHIP，為了確認(rèn)向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp登錄的響應(yīng) 數(shù)ResN，從請求信號RqMuxO輸入將存儲器芯片MO的ID值2和響應(yīng)數(shù)確認(rèn)命令多路復(fù)用的 請求ReqRNo (Step2)。存儲器芯片MO的請求隊列電路RqQI存儲請求ReqRNo。接著，ID比 較電路CPQ，比較存儲在請求隊列電路RqQI的請求ReqRNo中包含的ID值2和ID寄存器電 路dstID中保持的ID值2，由于一致，所以請求ReqBAbOmO被傳送給請求隊列電路RqQXl。請求隊列電路RqQXl，將請求ReqBAbOmO保存到狀態(tài)寄存器電路STReg。狀態(tài) 寄存器電路STReg，包含ID值2在內(nèi)，將響應(yīng)數(shù)ResN發(fā)送給響應(yīng)隊列電路RsQo，響應(yīng)隊 列電路RsQo，通過響應(yīng)信號RsMuxO將ID值2和響應(yīng)數(shù)ResN發(fā)送給信息處理裝置CPU_ CHIP (St印3)。接著，收到ID值2和響應(yīng)數(shù)ResN的信息處理裝置CPU_CHIP，檢查響應(yīng)數(shù) ResN是否為0 (Step4)。當(dāng)響應(yīng)數(shù)ResN不是0時，還存在向響應(yīng)隊列電路RsQo和響應(yīng)隊列 電路RsQp登錄的響應(yīng)，所以再次將響應(yīng)數(shù)確認(rèn)命令發(fā)送給存儲器芯片MO (St印2)。在響應(yīng)數(shù)ResN為0時，不存在向響應(yīng)隊列電路RsQo和響應(yīng)隊列電路RsQp登錄 的響應(yīng)，所以從請求信號RqMuxO將響應(yīng)時鐘信號RsCkO的停止命令發(fā)送給存儲器芯片 MO (Step5)。從請求信號RqMuxO，將對ID值2、響應(yīng)時鐘停止命令多路復(fù)用的請求ReqStop2 輸入給存儲器芯片MO作為請求。存儲器芯片MO將請求ReqSt0p2存儲給自身的請求隊列 控制電路RqCT內(nèi)的請求隊列。然后，請求隊列控制電路RqCT內(nèi)的ID比較電路，比較請求 ReqStop2中包含的ID值2和自身的ID寄存器的值2。比較結(jié)果一致，請求隊列控制電路 RqCT向響應(yīng)時鐘控制電路RsCkC內(nèi)的時鐘分頻電路Div2發(fā)送請求ReqStop2 (St印5)。
時鐘分頻電路Div2，按照請求ReqStop2漸漸降低響應(yīng)時鐘信號RsCkO的時鐘頻 率，在響應(yīng)時鐘信號RsCkO的停止準(zhǔn)備完成的時刻，通過響應(yīng)調(diào)度電路SCH，從響應(yīng)信號 RsMuxOdf ID值2和響應(yīng)時鐘停止通知信息發(fā)送給信息處理裝置CPU_CHIP (Step6)。然后， 時鐘分頻電路Div2停止時鐘信號ck3和響應(yīng)時鐘信號RsCkO (Step7)。圖10(b)是用于降低從存儲器芯片MO輸出的響應(yīng)時鐘信號RsCkO的時鐘頻率的 動作的一個例子。由于圖10(b)的Stepl至St印4的動作與圖10(a)相同，所以從St印5 開始說明。從請求信號RqMuxO，將對ID值2、響應(yīng)時鐘分頻命令和分頻比8多路復(fù)用的請 求ReqDIVS發(fā)送給存儲器芯片MO作為請求(St印5)。存儲器芯片MO用自身的請求隊列控 制電路RqCT內(nèi)的ID比較電路，比較請求ReqDIV8中包含的ID值2和自身的ID寄存器的 值2。由于比較結(jié)果一致，所以將請求ReqDIVS發(fā)送給請求時鐘控制電路RqCKC內(nèi)的時鐘分 頻電路Div2(St印5)。時鐘分頻電路Div2，按照請求ReqDIV8漸漸使響應(yīng)時鐘信號RsCkO的時鐘頻率 下降，最終從時鐘CK3和響應(yīng)時鐘信號RsCk2輸出將請求時鐘信號RqCk21/8分頻的時鐘 (Step6)。響應(yīng)時鐘信號RsCkO的時鐘頻率被變更為所希望的頻率后，時鐘分頻電路Div2 通過響應(yīng)調(diào)度電路SCH，從響應(yīng)信號RsMuxO，向信息處理裝置CPU_CHIP發(fā)送ID值2和響應(yīng) 時鐘分頻結(jié)束信息(St印7)。圖10(c)是再次以與請求時鐘信號RqCkO相同的頻率使停止的響應(yīng)時鐘信號 RsCkO動作的一 個例子。是用于降低從存儲器芯片MO輸出的響應(yīng)時鐘信號RsCkO的時鐘頻 率的動作的一個例子。從請求信號RqMuxO，向存儲器芯片MO輸入將ID值2、響應(yīng)時鐘重新 開始命令多路復(fù)用的請求ReqStart2作為請求。存儲器芯片MO將請求ReqStart2存儲到自身的請求隊列控制電路RqCT內(nèi)的請求 隊列(St印2)。然后，請求隊列控制電路RqCT內(nèi)的ID比較電路，比較請求ReqStart2中包 含的ID值2和自身的ID寄存器的值2。由于比較結(jié)果一致，所以判斷為請求ReqDIV4是對 自身的請求。請求隊列控制電路RqCT向響應(yīng)時鐘控制電路RsCkC內(nèi)的時鐘分頻電路Div2 發(fā)送請求ReqStart2 (Step2)。時鐘分頻電路Div3，按照請求ReqStart2漸漸提高時鐘頻 率，最終從時鐘ck3和響應(yīng)時鐘信號RsCkO輸出具有與請求時鐘信號RqCkO相同頻率的時 鐘(St印3)。當(dāng)響應(yīng)時鐘信號RsCkO的時鐘頻率被變更為所希望的頻率后，時鐘分頻電路 Div2，通過響應(yīng)調(diào)度電路SCH從響應(yīng)信號RsMuxO，將ID值2和響應(yīng)時鐘重新開始完成信息 發(fā)送給信息處理裝置CPU_CHIP(Step4)。以上說明了關(guān)于響應(yīng)時鐘信號RsCkO的時鐘控制 方法，但是關(guān)于響應(yīng)時鐘信號RsCkl的時鐘控制當(dāng)然也能夠同樣地進(jìn)行。圖11是存儲器芯片MO裝備的存儲器電路MemVL的電路框圖的一個例子。存儲 器電路MemVL由命令譯碼器CmdDec、控制電路ContLogic、行地址緩存器RAdd Lat、列地址 緩存器CAdd Lat、更新計數(shù)器RefC、溫度計Thmo、寫入數(shù)據(jù)緩存器Wata Lat、讀出數(shù)據(jù)緩 存器RData Lat、行譯碼器RowDec、列譯碼器ColDec、讀出放大器SenseAmp、數(shù)據(jù)控制電路 DataCont以及存儲體BankO Bank7構(gòu)成。說明存儲器電路MemVL的讀出動作。向請求隊列RqQXI存儲存儲體地址7和行地址5，從命令信號Command向存儲器電 路MemVL發(fā)送存儲體有效命令BA ；從地址信號Address向存儲器電路MemVL發(fā)送存儲體地 址7和行地址5。命令譯碼器CmdDec對存儲體有效命令BA進(jìn)行譯碼，控制電路ContLogic指示向行地址緩存器RAdd Lat存儲存儲體地址7和行地址5。根據(jù)控制電路Cont Logic的 指示將存儲體地址7和行地址5存儲到行地址緩存器Radd。根據(jù)向行地址緩存器Radd存 儲的存儲體地址7選擇存儲體Bank7，行地址5被輸入到存儲體Bank7的行譯碼器RowDec。 然后，激活存儲體Bank7內(nèi)的行地址5上連接的存儲單元，將Ik字節(jié)的數(shù)據(jù)傳送給存儲體 Bank7內(nèi)的讀出放大器SenseAmp。接著，向請求隊列RqQXI存儲8字節(jié)數(shù)據(jù)讀出命令RD8、存儲體地址7和列地址 63，從命令信號Command向存儲器電路MemVL發(fā)送8字節(jié)數(shù)據(jù)讀出命令RD8 ；從地址信號 Address向存儲器電路MemVL發(fā)送存儲體地址7和列地址63。命令譯碼器CmdDec對8字 節(jié)數(shù)據(jù)讀出命令RD8進(jìn)行譯碼，控制電路Cont Logic指示向列地址緩存器CAdd Lat存儲 存儲體地址7和列地址63。根據(jù)控制電路ContLogic的指示，向列地址緩存器CAdd Lat存 儲存儲體地址7和列地址63。根據(jù)向列地址緩存器CAdd Lat存儲的存儲體地址7選擇存儲體Bank7，列地址63 被輸入給存儲體Bank7的列譯碼器ColDec。然后，將存儲體Bank7內(nèi)的列地址63作為開始 地址，通過數(shù)據(jù)控制電路DataCont將8字節(jié)的數(shù)據(jù)傳送給讀出數(shù)據(jù)緩存器RData Lat進(jìn)行 存儲。然后，將所讀出的8字節(jié)數(shù)據(jù)傳送給響應(yīng)隊列電路RsQo。接著，說明存儲器電路MemVL的寫入動作。向請求隊列RqQXI存儲8字節(jié)數(shù)據(jù)寫入命令WT8、存儲體地址7、列地址127，從命令信號Command向存儲器電路MemVL發(fā)送8字 節(jié)數(shù)據(jù)寫入命令RD8 ；從地址信號Address向存儲器電路MemVL發(fā)送存儲體地址7和列地址 127 ；從寫入數(shù)據(jù)信號WData向存儲器電路MemVL發(fā)送8字節(jié)數(shù)據(jù)。命令譯碼器CmdDec對 8字節(jié)數(shù)據(jù)寫入命令WT8進(jìn)行譯碼，控制電路Cont Logic指示向列地址緩存器CAdd Lat存 儲存儲體地址7和列地址127，向?qū)懭霐?shù)據(jù)緩存器Wdata Lat存儲8字節(jié)的寫入數(shù)據(jù)。根據(jù) 控制電路Cont Logic的指示，向列地址緩存器CAdd Lat存儲存儲體地址7和列地址127。 根據(jù)控制電路Cont Logic的指示，向?qū)懭霐?shù)據(jù)緩存器Wata Lat存儲8字節(jié)的寫入數(shù)據(jù)。根據(jù)向列地址緩存器CAdd Lat存儲的存儲體地址7選擇存儲體Bank7，列地址127 被輸入給存儲體Bank7的列譯碼器ColDec。然后，將存儲體Bank7內(nèi)的列地址127作為開 始地址，通過數(shù)據(jù)控制電路DataCont將8字節(jié)的數(shù)據(jù)從寫入數(shù)據(jù)緩存器Wata Lat傳送給 存儲體Bank7內(nèi)的讀出放大器SenseAmp，并寫入到連接在存儲體Bank7內(nèi)的行地址5上且 被激活的存儲單元。接著，說明更新動作。存儲器電路MemVL是易失性存儲器，所以為了保持?jǐn)?shù)據(jù)需要 定期進(jìn)行更新動作。從命令信號Command輸入向請求隊列RqQXI存儲的更新命令REF。命 令譯碼器CmdDec對更新命令REF進(jìn)行譯碼，控制電路Cont Logic指示更新計數(shù)器RefC進(jìn) 行更新動作。更新計數(shù)器RefC根據(jù)控制電路Cont Logic的指示進(jìn)行更新動作。接著，說明自更新動作。在長時間不產(chǎn)生對存儲器電路MemVL的請求時，將動作模 式切換為自更新狀態(tài)，存儲器電路MemVL自己就能夠進(jìn)行更新動作。從命令信號Command輸入向請求隊列RqQXI存儲的自更新/登錄命令SREF。命 令譯碼器CmdDec對自更新/登錄命令SREF進(jìn)行譯碼，控制電路Cont Logic將全部電路的 動作模式切換為自更新狀態(tài)。并且，指示更新計數(shù)器RefC自動地、定期地進(jìn)行自更新動作。 更新計數(shù)器RefC根據(jù)控制電路Cont Logic的指示自動地、定期地進(jìn)行自更新動作。在這時的自更新動作中，能夠根據(jù)溫度改變自更新的頻率。
通常，在易失性存儲器中，具有在溫度高時數(shù)據(jù)保持時間縮短、溫度低時數(shù)據(jù)保持 時間增加的性質(zhì)。因此，用溫度計檢測溫度，在溫度高時縮短自更新的周期，在溫度低時增 加自更新的周期，進(jìn)行自更新動作。由此，能削減無用的自更新動作，實現(xiàn)低耗電化。為了脫離自更新狀態(tài)，可通過從命令信號Command輸入自更新/解除命令SREFX 來實現(xiàn)。脫離自更新狀態(tài)之后的數(shù)據(jù)保持動作通過更新命令REF進(jìn)行。<存儲器芯片Ml的說明> 圖12是存儲器芯片Ml的結(jié)構(gòu)圖的一個例子。存儲器芯片Ml由請求接口電路 ReqIF、響應(yīng)接口電路ResIF、初始化電路INITl以及存儲器電路MemNVl構(gòu)成。請求接口電 路ReqIF由請求時鐘控制電路RqCkC和請求隊列控制電路RqCT構(gòu)成。請求時鐘控制電路 RqCkC由時鐘驅(qū)動器Drvl和時鐘分頻電路Divl構(gòu)成。請求隊列控制電路RqCT由請求隊列 電路RqQI、請求隊列電路RqQXl、請求隊列電路RqQXO、ID寄存器電路dstID以及ID比較電 路CPQ構(gòu)成。響應(yīng)接口電路ResIF由響應(yīng)時鐘控制電路RsCkC和響應(yīng)隊列控制電路RsCT 構(gòu)成。響應(yīng)時鐘控制電路RsCkC由時鐘驅(qū)動器Drv2和時鐘分頻電路Div2構(gòu)成。響應(yīng)隊 列控制電路RsCT由響應(yīng)隊列電路RsQo、響應(yīng)隊列電路RsQp、狀態(tài)寄存器電路STReg、響應(yīng) 調(diào)度電路SCH構(gòu)成。存儲器電路MemNVl雖然未特別限定，但是為非易失性存儲器，是利用 NOR型閃速存儲器單元的NOR型閃速存儲器。在存儲器電路MemNVl中存儲引導(dǎo)設(shè)備ID值 BotID和終端設(shè)備ID值EndI。存儲器電路MemNVl和初始化電路INITl以外的構(gòu)成存儲器 芯片Ml的電路和動作，與圖4的存儲器芯片MO相同。接著，說明本存儲器芯片Ml的動作。首先，說明接通電源時的動作。當(dāng)向存儲器 芯片Ml接通電源時，初始化電路INITl進(jìn)行存儲器芯片Ml的初始化。存儲器芯片M1，因為 引導(dǎo)設(shè)備識別信號Bsig被接地，所以識別為自身是引導(dǎo)設(shè)備，將自己的存儲器電路MemNVl 保持的引導(dǎo)設(shè)備ID值1設(shè)定到ID寄存器dstID，使ID有效位為High。接著，將輸入到響應(yīng)調(diào)度電路SCH所具有的響應(yīng)隊列電路RsQo的響應(yīng)的優(yōu)先級設(shè) 定為1，將輸入到響應(yīng)隊列電路RsQp的來自存儲器芯片M2的響應(yīng)的優(yōu)先級設(shè)定為2。將時 鐘分頻電路Divl和Div2的分頻比設(shè)定為1。當(dāng)基于初始化電路INITl的初始設(shè)定結(jié)束后， 存儲器芯片Ml進(jìn)行確認(rèn)可在存儲器芯片Ml和存儲器芯片M2之間進(jìn)行通信的通信確認(rèn)動 作。存儲器芯片Ml確認(rèn)請求使能信號RqEn2已變?yōu)镠igh，使響應(yīng)使能信號RsEn2和請求使 能信號RqEnl為High。接著，存儲器芯片MO確認(rèn)請求使能信號RqEnl已變?yōu)镠igh，使響應(yīng)使能信號 RsEnl為High。當(dāng)通信確認(rèn)動作結(jié)束后，從存儲器電路MemNVl讀出引導(dǎo)數(shù)據(jù)，通過存儲器 芯片MO發(fā)送給信息處理裝置CPU_CHIP。接著，說明存儲器芯片Ml中的響應(yīng)優(yōu)先級的控制。圖13表示存儲器芯片Ml裝備的響應(yīng)調(diào)度電路SCH進(jìn)行的動態(tài)響應(yīng)優(yōu)先級的控 制。如圖1所示，采用不對存儲器芯片Ml產(chǎn)生存儲器芯片MO的響應(yīng)的連接結(jié)構(gòu)時，只 對存儲器芯片Ml的響應(yīng)和存儲器芯片M2的響應(yīng)付與響應(yīng)的優(yōu)先級。在剛剛接通電源之后 的初始設(shè)定(Initial)中，將向響應(yīng)隊列電路RsQo登錄的來自存儲器電路MemNVl的響應(yīng) 的優(yōu)先級(PRsQ0(Ml))設(shè)定為1，將向響應(yīng)隊列電路RsQp登錄的來自存儲器芯片M2的響應(yīng) 的優(yōu)先級(PRsQp(M2))設(shè)定為2。雖然未特別限定，但是響應(yīng)的優(yōu)先級越小其響應(yīng)的優(yōu)先級越高。接著，當(dāng)輸出Mltime次向響應(yīng)隊列電路RsQo登錄的存儲器電路MemNVl的響應(yīng) (PRsQo (Ml))時，向響應(yīng)隊列電路RsQo登錄的響應(yīng)的優(yōu)先級(PRsQ0(Ml))為最低的2，存儲 器芯片M2的響應(yīng)的優(yōu)先級(PRsQp (M2))為最高的1。接著，當(dāng)輸出Lltime次向響應(yīng)隊列電路RsQp登錄的來自存儲器芯片M2的 響應(yīng)(PRsQp (M2))時，向響應(yīng)隊列電路RsQp登錄的自存儲器芯片M2的響應(yīng)的優(yōu)先級 (PRsQp (M2))為最低的2，向響應(yīng)隊列電路RsQo登錄的響應(yīng)的優(yōu)先級(PRsQp(Ml))為最高 的1。用于變更向響應(yīng)隊列電路RsQo登錄的來自存儲器電路MemNVl的響應(yīng)的響應(yīng)優(yōu)先級 的響應(yīng)輸出次數(shù)Ml time、用于變更向響應(yīng)隊列電路RsQp登錄的來自存儲器芯片M2的響應(yīng) 的響應(yīng)優(yōu)先級的響應(yīng)輸出次數(shù)Lltime，在剛剛接通電源之后的初始設(shè)定(Initial)中雖然 未特別限定，但是分別被設(shè)定為10次、1次。響應(yīng)輸出次數(shù)Mltime、Lltime可由信息處理 裝置CPU_CHIP設(shè)定，能按照利用本發(fā)明的便攜設(shè)備等的系統(tǒng)結(jié)構(gòu)，謀求高性能化地分別設(shè) 定。此外，存儲器芯片Ml裝備的響應(yīng)調(diào)度電路SCH進(jìn)行的動態(tài)響應(yīng)優(yōu)先級的控制與圖 8所示的動作相同。此外，請求時鐘信號RqCk2和響應(yīng)時鐘信號RsCkl的時鐘控制方法與圖 10所示的時鐘控制方法相同。<存儲器芯片M2的說明> 圖14是存儲器芯片M2的結(jié)構(gòu)圖的一個例子。存儲器芯片M2由請求接口電路 ReqIF、響應(yīng)接口電路ResIF、初始化電路INIT2以及存儲器電路MemNV2構(gòu)成。請求接口電 路ReqIF由請求時鐘控制電路RqCkC和請求隊列控制電路RqCT構(gòu)成。請求時鐘控制電路 RqCkC由時鐘驅(qū)動器Drvl和時鐘分頻電路Divl構(gòu)成。請求隊列控制電路RqCT由請求隊列 電路RqQI、請求隊列電路RqQXl、請求隊列電路RqQXO、ID寄存器電路dstID以及ID比較電 路CPQ構(gòu)成。響應(yīng)接口電路ResIF由響應(yīng)時鐘控制電路RsCkC和響應(yīng)隊列控制電路RsCT 構(gòu)成。響應(yīng)時鐘控制電路RsCkC由時鐘驅(qū)動器Drv2和時鐘分頻電路Div2構(gòu)成。響應(yīng)隊列控制電路RsCT由響應(yīng)隊列電路RsQo、響應(yīng)隊列電路RsQp、狀態(tài)寄存器電 路STReg以及響應(yīng)調(diào)度電路SCH構(gòu)成。存儲器電路MemNV2雖然未特別限定，但是為非易失 性存儲器，是利用NAND型閃速存儲器單元的NAND型閃速存儲器。存儲器電路MemNV2以及 和初始化電路INIT2以外的構(gòu)成存儲器芯片Ml的電路和動作，與圖4的存儲器芯片MO相 同。接著，說明本存儲器芯片M2的動作。首先，說明接通電源時的動作。當(dāng)向存儲器 芯片M2接通電源時，初始化電路INIT2進(jìn)行存儲器芯片M2的初始化。首先，將ID寄存器 電路dstID具有的ID寄存器的值初始設(shè)定為0，將ID有效位初始設(shè)定為Low。接著，將對 響應(yīng)調(diào)度電路SCH所具有的響應(yīng)隊列電路RsQo輸入的響應(yīng)的優(yōu)先級設(shè)定為1。將時鐘分頻 電路Divl和Div2的分頻比設(shè)定為1。當(dāng)基于初始化電路INIT2的初始設(shè)定結(jié)束后，存儲器 芯片M2進(jìn)行確認(rèn)可在與存儲器芯片MO之間進(jìn)行通信的通信確認(rèn)動作。存儲器芯片M2，由 于將RqEn3、RSMUX3、RqCk3接地(gnd)，所以識別為是串聯(lián)連接的存儲器芯片的最終端的存 儲器芯片，使請求使能信號RqEn2為High。接著，存儲器芯片Ml確認(rèn)請求使能信號RqEn2已變?yōu)镠igh，使響應(yīng)使能信號 RsEn2和請求使能信號RqEnl為High。接著，說明存儲器芯片M2中的響應(yīng)優(yōu)先級的控制。圖15表示存儲器芯片M2裝備的響應(yīng)調(diào)度電路SCH進(jìn)行的動態(tài)響應(yīng)優(yōu)先級的控制。如圖1 所示，在存儲器芯片M2是串聯(lián)連接的最終芯片時，不對存儲器芯片M2產(chǎn)生存儲器芯片MO 和存儲器芯片Ml的響應(yīng)。 為此，只對存儲器芯片M2的響應(yīng)付與響應(yīng)優(yōu)先級。因此，在剛剛接通電源之后 的初始設(shè)定(Initial)中，向響應(yīng)隊列電路RsQo登錄的存儲器芯片M2的響應(yīng)的優(yōu)先級 (PRsQo (M2))被設(shè)定為1后不變化。向響應(yīng)隊列電路RsQo登錄的存儲器電路MemNV2的響 應(yīng)的優(yōu)先級(PRsQo(M2))不變更，所以用于變更向響應(yīng)隊列電路RsQo登錄的來自存儲器芯 片M2的響應(yīng)的響應(yīng)優(yōu)先級的響應(yīng)輸出次數(shù)，在剛剛接通電源之后的初始設(shè)定(Initial)中 雖然未特別限定，但是被設(shè)定為O次，沒必要變更。此外，響應(yīng)時鐘信號RsCk2的時鐘控制 方法與圖10所示的時鐘控制方法相同。圖16是表示從信息處理裝置CPU_CHIP向存儲器模塊MEM發(fā)送的請求中包含的ID 值與存儲器芯片M0、M1、M2的ID寄存器值都不一致，發(fā)生錯誤時的動作的一個例子的流程 圖。從信息處理裝置CPU_CHIP向存儲器模塊MEM發(fā)送請求和ID值(St印1)。如果請求使 能信號RqEnO為Low(St印2)，來自信息處理裝置CPU_CHIP的請求未被存儲到存儲器芯片 MO的請求隊列電路RqQI。如果請求使能信號RqEnO為High (St印2)，則存儲到存儲器芯片 MO的請求隊列電路RqQI (Step3)。然后，ID比較電路CPQ，比較向請求隊列電路RqQI登錄的請求中包含的ID值和 ID寄存器電路dstID中保持的ID值(St印4)。如果比較結(jié)果一致，則向請求隊列電路RqQI 登錄的請求被傳送給請求隊列電路RqQXl (Step5)。比較結(jié)果不一致時，檢查存儲器芯片 MO是否為最終端的存儲器芯片(St印6)。存儲器芯片MO不是最終端的存儲器芯片，所以 向請求隊列電路RqQI登錄的請求被傳送給請求隊列電路RqQXO，再傳送給下一存儲器芯片 Ml (Step9)。在存儲器芯片Ml中，反復(fù)進(jìn)行Stepl St印9。在存儲器芯片M2，進(jìn)行Stepl Step40如果Step4中的比較結(jié)果一致，則將向請求隊列電路RqQI登錄的請求傳送給請求 隊列電路RqQXl (Step5)。比較結(jié)果不一致時，檢查存儲器芯片MO是否為最終端的存儲器芯 片(Step6)ο因為存儲器芯片M2是最終端的存儲器芯片，所以從信息處理裝置CPU_CHIP向存 儲器模塊MEM發(fā)送的請求中包含的ID值與存儲器芯片M0、M1、M2的ID寄存器值都不一致， 成為ID錯誤(St印7)。ID錯誤，從最終端的存儲器芯片M2經(jīng)由存儲器芯片Ml和M2被發(fā) 送給信息處理裝置CPU_CHIP。接著，說明向存儲器模塊MEM輸入的請求的動作波形。圖17和圖18是信息處理 裝置CPU_CHIP向存儲器模塊MEM發(fā)送的請求的動作波形、和從存儲器模塊MEM向信息處理 裝置CPU_CHIP發(fā)送的響應(yīng)的動作波形的一個例子。圖17A是包含向存儲器芯片MO的存儲體有效命令BA的存儲體有效請求。雖然未 特別限定，但是存儲體有效請求在請求使能信號RqENO為High時，與請求時鐘信號RqCkO 同步地，將存儲器芯片MO的ID2、存儲體有效命令BA、地址AD20和AD21多路復(fù)用，并輸入 給存儲器芯片M0。地址AD20和AD21中包含存儲體地址和行地址。根據(jù)本存儲體有效請 求，激活存儲器芯片MO內(nèi)的1個存儲體。圖17B是包含向存儲器芯片MO的4字節(jié)數(shù)據(jù)讀出命令RD4的讀出請求。雖然未 特別限定，但是在請求使能信號RqENO為High時，讀出請求與請求時鐘信號RqCkO同步，將存儲器芯片MO的ID2、讀出命令RD4、地址AD22和AD23多路復(fù)用，并輸入到存儲器芯片M0。地址AD22和AD23中包含存儲體地址和列地址。根據(jù)本讀出請求，從存儲器芯片MO內(nèi)被激 活的存儲體讀出數(shù)據(jù)。圖17C是包含存儲器芯片MO的ID值和從存儲器芯片MO讀出的數(shù)據(jù)的讀出響應(yīng)。 雖然未特別限定，但是在響應(yīng)使能信號RsENO為High時，讀出響應(yīng)與響應(yīng)時鐘信號RsCkO 同步，將存儲器芯片MO的ID值ID2、4字節(jié)的數(shù)據(jù)D0、D1、D2和D3多路復(fù)用，并輸入到信息 處理裝置CPU_CHIP。圖17D是包含向存儲器芯片MO的2字節(jié)數(shù)據(jù)的寫入命令WT2的寫入請求。雖然 未特別限定，但是在請求使能信號RqENO為High時，寫入請求與請求時鐘信號RqCkO同步， 將存儲器芯片MO的ID2、寫入命令WT2、地址AD24和AD25多路復(fù)用，并輸入到存儲器芯片 M0。地址AD22和AD23中包含存儲體地址和列地址。根據(jù)本寫入請求，向存儲器芯片MO內(nèi) 被激活的存儲體寫入數(shù)據(jù)。圖17E是包含向存儲器芯片MO的預(yù)充電命令PRE的預(yù)充電請求。雖然未特別限 定，但是在請求使能信號RqENO為High時，預(yù)充電請求與請求時鐘信號RqCkO同步，將存儲 器芯片MO的ID2、預(yù)充電命令PRE、地址AD28多路復(fù)用，并輸入到存儲器芯片M0。地址AD28 中包含存儲體地址。根據(jù)本預(yù)充電請求，存儲器芯片MO內(nèi)的1個存儲體未被激活。圖18A是包含向存儲器芯片MO的自動更新命令REF的更新請求。雖然未特別限 定，但是在請求使能信號RqENO為High時，更新請求與請求時鐘信號RqCkO同步，將存儲器 芯片MO的ID2、更新命令REF多路復(fù)用，并輸入到存儲器芯片M0。根據(jù)本更新請求REFJi 存儲器芯片MO進(jìn)行更新動作。圖18B是包含向存儲器芯片MO的自更新命令SREF的自更 新登錄請求。雖然未特別限定，但是在請求使能信號RqENO為High時，自更新登錄請求與 請求時鐘信號RqCkO同步，將存儲器芯片MO的ID值ID2、自更新登錄命令SREF和全部存儲 體指定Al 1、自動溫度補償無效指定ATInv多路復(fù)用，并輸入到存儲器芯片MO。根據(jù)本自更 新登錄請求，存儲器芯片MO成為自更新狀態(tài)，存儲器芯片MO自身在內(nèi)部自動進(jìn)行對全部存 儲體的更新動作。圖18C是包含向存儲器芯片MO的自更新命令SREF的自更新登錄請求。雖然未特 別限定，但是在請求使能信號RqENO為High時，自更新登錄請求與請求時鐘信號RqCkO同 步，將存儲器芯片MO的ID2、自更新登錄命令SREF和全部存儲體指定BK7、自動溫度補償無 效指定ATInv多路復(fù)用，并輸入到存儲器芯片MO。根據(jù)本自更新登錄請求，存儲器芯片MO 成為自更新狀態(tài)，存儲器芯片MO自身在內(nèi)部自動進(jìn)行僅對存儲體7的更新動作。圖18D是包含向存儲器芯片MO的自更新命令SREF的自更新登錄請求。雖然未特 別限定，但是在請求使能信號RqENO為High時，自更新登錄請求與請求時鐘信號RqCkO同 步，將存儲器芯片MO的ID2、自更新登錄命令SREF和全部存儲體指定BK7、自動溫度補償 有效指定ATVld多路復(fù)用，并輸入到存儲器芯片M0。根據(jù)本自更新登錄請求，存儲器芯片 MO變?yōu)樽愿聽顟B(tài)，存儲器芯片MO自身在內(nèi)部自動進(jìn)行僅對存儲體7的更新動作。此外， 由于存在自動溫度補償有效指定ATVld，所以雖然未特別限定，但是能夠由嵌入存儲器芯片 MO內(nèi)部的溫度傳感器檢測周圍溫度，按照溫度自動調(diào)節(jié)自更新的頻率。圖18E是包含向存儲器芯片MO的自更新解除命令SREX的自更新Exit請求。雖 然未特別限定，但是在請求使能信號RqENO為High時，自更新Exit請求與請求時鐘信號RqCkO同步，將存儲器芯片MO的ID2、自更新解除命令SREX多路復(fù)用，并輸入到存儲器芯片 M0。根據(jù)本自更新Exit請求，存儲器芯片MO從自更新狀態(tài)脫離。圖19A是包含向存儲器芯片MO的電源斷開登錄命令PDE電源斷開登錄請求。雖 然未特別限定，但是在請求使能信號RqENO為High時，電源斷開登錄請求PDE與請求時鐘 信號RqCkO同步，將存儲器芯片MO的ID2、電源斷開登錄命令PDE多路復(fù)用，并輸入到存儲 器芯片MO。根據(jù)本電源斷開登錄請求，存儲器芯片MO變?yōu)殡娫磾嚅_狀態(tài)，存儲器芯片MO的 內(nèi)部時鐘未被激活。在本實施例中，說明了向存儲器芯片MO的電源斷開登錄請求，但是，電 源斷開登錄命令，當(dāng)然能夠通過改變存儲器芯片的ID值，來適用于存儲器模塊MEM內(nèi)的全 部存儲器芯片。雖然未特別限定，但是將存儲器芯片Ml的ID值IDl和電源斷開登錄命令PDE多 路復(fù)用的請求，通過存儲器芯片MO被發(fā)送給存儲器芯片Ml，存儲器芯片Ml的內(nèi)部時鐘未被 激活。此外，雖然未特別限定，但是將存儲器芯片M2的ID值ID2和電源斷開登錄命令PDE 多路復(fù)用的請求，通過存儲器芯片MO和Ml被發(fā)送給存儲器芯片M2，存儲器芯片M2的內(nèi)部 時鐘未被激活。圖19B是包含向存儲器芯片MO的電源斷開解除命令PDX的電源斷開解除請求。雖 然未特別限定，但是在請求使能信號RqENO為High時，電源斷開解除請求與請求時鐘信號 RqCkO同步，將存儲器芯片MO的ID2、電源斷開解除命令PDX多路復(fù)用，并輸入到存儲器芯 片M0。根據(jù)本電源斷開解除請求，存儲器芯片MO從電源斷開狀態(tài)解除。在本實施例中，說 明了向存儲器芯片MO的電源斷開解除請求，但是當(dāng)然能夠通過改變電源斷開解除請求中 包含的ID值來適用于存儲器模塊MEM內(nèi)的全部存儲器芯片。圖19C是包含向存儲器芯片MO的深電源斷開登錄命令DPDE的深電源斷開登錄請 求。雖然未特別限定，但是在請求使能信號RqENO為High時，深電源斷開登錄請求DPDE與 請求時鐘信號RqCkO同步，將存儲器芯片MO的ID2、深電源斷開登錄命令DPDE多路復(fù)用， 并輸入到存儲器芯片M0。根據(jù)本深電源斷開登錄請求，存儲器芯片MO變?yōu)樯铍娫磾嚅_狀 態(tài)，存儲器芯片MO的內(nèi)部時鐘未被激活，并且更新用的內(nèi)部時鐘電路也停止。在本實施例 中，說明了向存儲器芯片MO的電源斷開登錄請求，但是當(dāng)然能夠通過改變電源斷開登錄請 求中包含的存儲器芯片的ID值來適用于存儲器模塊MEM內(nèi)的各個存儲器芯片。圖19D是包含向存儲器芯片MO的深電源斷開解除命令DPDX的深電源斷開解除請 求。雖然未特別限定，但是在請求使能信號RqENO為High時，深電源斷開解除請求與請求 時鐘信號RqCkO同步，將存儲器芯片MO的ID2、深電源斷開解除命令DPDX多路復(fù)用，并輸 入到存儲器芯片M0。根據(jù)本深電源斷開解除請求，存儲器芯片MO從深電源斷開狀態(tài)解除。 在本實施例中，說明了向存儲器芯片MO的深電源斷開解除請求，但是當(dāng)然能夠通過改變深 電源斷開解除請求中包含的ID值來適用于存儲器模塊MEM內(nèi)的各個存儲器芯片。圖19E是包含向存儲器芯片MO的狀態(tài)寄存器讀出命令STRD的狀態(tài)寄存器讀出請 求。雖然未特別限定，但是在請求使能信號RqENO為High時，狀態(tài)寄存器讀出請求與請求 時鐘信號RqCkO同步，將存儲器芯片MO的ID2、狀態(tài)寄存器讀出命令STRD、響應(yīng)登錄數(shù)指定 信息QCH多路復(fù)用，并輸入到存儲器芯片M0。根據(jù)本狀態(tài)寄存器讀出命令STRD和響應(yīng)登錄 數(shù)指定信息QCH，存儲器芯片MO向信息處理裝置CPU發(fā)送向響應(yīng)隊列登錄的響應(yīng)數(shù)。圖20A是包含向存儲器芯片Ml的4字節(jié)讀出命令RD4的讀出請求。雖然未特別限定，但是通過存儲器芯片MO，在請求使能信號RqEm為High時，讀出請求與請求時鐘信號 RqCkl同步，將存儲器芯片Ml的ID值ID1、讀出命令RD4、地址AD10、AD11、AD12、AD13多路 復(fù)用，并輸入到存儲器芯片Ml。根據(jù)本讀出請求從存儲器芯片Ml內(nèi)的存儲器電路MemNVl 讀出數(shù)據(jù)。圖20B是包含存儲器芯片Ml的ID值和從存儲器芯片Ml讀出的數(shù)據(jù)的讀出響應(yīng)。 雖然未特別限定，但是讀出響應(yīng)在響應(yīng)使能信號RsEm為High時，與響應(yīng)時鐘信號RsCkl 同步地，將存儲器芯片Ml的ID值IDl、4字節(jié)的數(shù)據(jù)DO、Dl、D2、D3多路復(fù)用，并發(fā)送給存 儲器芯片MO，再發(fā)送給信息處理裝置CPU_CHIP。
圖20C是包含向存儲器芯片M2的512字節(jié)數(shù)據(jù)讀出命令RD512的讀出請求。雖然 未特別限定，但是通過存儲器芯片MO和Ml，在請求使能信號RqEN2為High時，讀出請求與 請求時鐘信號RqCk2同步，將存儲器芯片M2的ID值ID3、讀出命令RD512、地址AD30、AD31、 AD32和AD33多路復(fù)用，并輸入到存儲器芯片M3。根據(jù)本讀出請求，從存儲器芯片M3內(nèi)的 存儲器電路MemNV2讀出512字節(jié)的數(shù)據(jù)。圖20D是包含存儲器芯片M2的ID值ID3和從存儲器芯片M2讀出的數(shù)據(jù)的讀出 響應(yīng)。雖然未特別限定，但是讀出響應(yīng)在響應(yīng)使能信號RsEN2為High時，與響應(yīng)時鐘信號 RsCk2同步地，按照每個32字節(jié)的數(shù)據(jù)將存儲器芯片M2的ID值IDl多路復(fù)用，按順序先發(fā) 送給存儲器芯片M1，再發(fā)送給存儲器芯片M0，最后發(fā)送給信息處理裝置CPU_CHIP。最終將 512字節(jié)的數(shù)據(jù)發(fā)送給信息處理裝置CPU_CHIP。圖21A是包含向存儲器芯片Ml的1字節(jié)數(shù)據(jù)的寫入命令WTl的寫入請求。雖然 未特別限定，但是通過存儲器芯片M0，在請求使能信號RqEm為High時，寫入請求與請求 時鐘信號RqCkl同步，將存儲器芯片Ml的10值101、寫入命令町1、地址4010、40114012、 AD13、寫入數(shù)據(jù)DO多路復(fù)用，并輸入到存儲器芯片Ml。根據(jù)本寫入請求，向存儲器芯片Ml 內(nèi)的存儲器電路MemNVl寫入1字節(jié)的數(shù)據(jù)。圖21B0和圖21B1是包含向存儲器芯片M2的512字節(jié)數(shù)據(jù)的寫入命令WT512的 寫入請求。雖然未特別限定，但是通過存儲器芯片MO和M1，在請求使能信號RqEN2為High 時，寫入請求與請求時鐘信號RqCk2同步，將存儲器芯片M2的ID值ID3、寫入命令WT512、 地址AD30、AD31、AD32、AD33、512字節(jié)的寫入數(shù)據(jù)DO D511多路復(fù)用，并輸入到存儲器芯 片M2。根據(jù)本寫入請求，向存儲器芯片M2內(nèi)的存儲器電路MemNV2寫入512字節(jié)的數(shù)據(jù)。圖22A是包含用于變更存儲器芯片MO的響應(yīng)時鐘RsCkO的驅(qū)動能力的響應(yīng)時鐘 驅(qū)動能力指定命令DPDE的響應(yīng)時鐘驅(qū)動能力指定請求。雖然未特別限定，但是在請求使能 信號RqENO為High時，響應(yīng)時鐘驅(qū)動能力指定請求與請求時鐘信號RqCkO同步，將存儲器 芯片MO的ID2、響應(yīng)時鐘驅(qū)動能力指定命令DPDE和驅(qū)動能力值DrvC4多路復(fù)用，并輸入到 存儲器芯片M0。根據(jù)本請求，存儲器芯片MO的響應(yīng)時鐘信號RsCkO的驅(qū)動能力被設(shè)定為 基準(zhǔn)驅(qū)動能力的1/4。在本實施例中，說明了變更存儲器芯片MO的響應(yīng)時鐘RsCkO的驅(qū)動 能力的情況，但是當(dāng)然能夠通過改變響應(yīng)時鐘驅(qū)動能力指定請求中包含的存儲器芯片的ID 值，來變更對存儲器模塊MEM內(nèi)的各個存儲器芯片的響應(yīng)時鐘的驅(qū)動能力。圖22B是包含用于變更從存儲器芯片MO輸出的響應(yīng)時鐘信號RsCkO以外的信號、 即與響應(yīng)時鐘信號RsCkO相同輸出方向的信號(RsMuxO和RqEm)的驅(qū)動能力的上游信號 驅(qū)動能力指定命令Updr的上游信號驅(qū)動能力指定請求。雖然未特別限定，但是在請求使能信號RqENO為High時，上游信號驅(qū)動能力指定請求與請求時鐘信號RqCkO同步，將存儲器 芯片MO的ID2、上游信號驅(qū)動能力指定命令Updr和驅(qū)動能力值DrvC2多路復(fù)用，并輸入到 存儲器芯片M0。根據(jù)本請求，將從存儲器芯片MO輸出的響應(yīng)時鐘信號RsCkO以外的信號、 即與響應(yīng)時鐘信號RsCkO相同輸出方向的信號(RsMuxO和RqEm)的驅(qū)動能力設(shè)定為基準(zhǔn) 驅(qū)動能力的1/2。在本實施例中，說明了存儲器芯片MO的情況，但是當(dāng)然能夠通過變更上游 信號驅(qū)動能力指定請求中包含的存儲器芯片的ID值，來變更對存儲器模塊MEM內(nèi)的各個存 儲器芯片的上游信號的驅(qū)動能力。圖22C是包含用于變更存儲器芯片MO的響應(yīng)時鐘RsCkl的驅(qū)動能力的請求時鐘 驅(qū)動能力指定命令Rsckdr的請求時鐘驅(qū)動能力指定請求。雖然未特別限定，但是在請求使 能信號RqENO為High時，請求時鐘驅(qū)動能力指定請求與請求時鐘信號RqCkO同步，將存儲 器芯片MO的ID2、請求時鐘驅(qū)動能力指定命令Rsckdr和驅(qū)動能力值DrvCS多路復(fù)用，并輸 入到存儲器芯片M0。根據(jù)本請求，存儲器芯片MO的響應(yīng)時鐘信號RsCkl的驅(qū)動能力被設(shè)定 為基準(zhǔn)驅(qū)動能力的1/8。在本實施例中，說明了變更存儲器芯片MO的請求時鐘RsCkl的驅(qū) 動能力的情況，但是當(dāng)然能夠通過變更請求時鐘驅(qū)動能力指定請求中包含的存儲器芯片的 ID值，來變更對存儲器模塊MEM內(nèi)的各個存儲器的請求時鐘的驅(qū)動能力。圖22D是包含用于變更從存儲器芯片MO輸出的請求時鐘信號RsCkO以外的信號、 即與請求時鐘信號RsCkq相同輸出方向的信號(RqMuxl和RsENO)的驅(qū)動能力的下游信號 驅(qū)動能力指定命令Dwndr的下游信號驅(qū)動能力指定請求。雖然未特別限定，但是在請求使 能信號RqENO為High時，下游信號驅(qū)動能力指定請求與請求時鐘信號RqCkO同步，將存儲 器芯片MO的ID2、下游信號驅(qū)動能力指定命令Dwndr和驅(qū)動能力值DrvC2多路復(fù)用，并輸入 到存儲器芯片M0。根據(jù)本請求，從存儲器芯片MO輸出的請求時鐘信號RqCkl以外的信號、 即與請求時鐘信號RqCkl相同輸出方向的信號(RqMuxl和RsENO)的驅(qū)動能力被設(shè)定為與 基準(zhǔn)驅(qū)動能力相同。在本實施例中，說明了存儲器芯片MO的情況，但是當(dāng)然能夠通過變更 下游信號驅(qū)動能力指定請求中包含的存儲器芯片的ID值，來變更對存儲器模塊MEM內(nèi)的各 個存儲器芯片的下游信號的驅(qū)動能力。圖23表示從信息處理裝置CPU_CHIP向存儲器芯片Ml讀出并產(chǎn)生請求，再連續(xù)向 存儲器芯片MO讀出并產(chǎn)生請求時的數(shù)據(jù)傳送波形。信息處理裝置CPU_CHIP，通過請求信號 RqMuxO將對ID值1、2字節(jié)數(shù)據(jù)讀出命令NRD2、地址ADO、ADl多路復(fù)用的請求ReqNRD2傳 送給存儲器芯片M0。接著，通過請求信號RqMuxO將對ID值2、2字節(jié)數(shù)據(jù)讀出命令RD2、地 址ADO、ADl多路復(fù)用的請求ReqRD2傳送給存儲器芯片M0。向存儲器芯片MO的請求隊列 RqQI輸入請求ReqNRD2和請求ReqRD2。請求ReqNRD2是對存儲器芯片Ml的請求，所以向 存儲器芯片MO的請求隊列RqQXO傳送。此外，通過請求信號RqMuxl向存儲器芯片Ml傳送 請求ReqNRD2。請求ReqNRD2被輸入到存儲器芯片Ml的請求隊列RqQI，接著被傳送給請求 隊列RqQXI。從存儲器芯片Ml的存儲器電路MemNVl讀出對應(yīng)于請求ReqNRD2的數(shù)據(jù)，包含 ID寄存器值1在內(nèi)，作為響應(yīng)RsNRD2輸入到響應(yīng)隊列RsQo。通過響應(yīng)信號RqMuxl傳送向 響應(yīng)隊列RsQo輸入的響應(yīng)RsNRD2，并被存儲到存儲器芯片MO的響應(yīng)隊列RsQp。向響應(yīng)隊 列RsQp存儲的響應(yīng)RsNRD2，通過響應(yīng)信號ResMuxO，被作為ID值1和讀出數(shù)據(jù)進(jìn)行輸出。請求ReqRD2是對存儲器芯片MO的請求，所以向存儲器芯片MO的請求隊列RqQXI傳送。從存儲器芯片MO的存儲器電路MemVL讀出對應(yīng)于請求ReqRD2的數(shù)據(jù)，包含ID寄存器值2在內(nèi)，作為響應(yīng)RsRD2輸入到響應(yīng)隊列RsQo。被輸入到響應(yīng)隊列RsQo的響應(yīng)RsRD2， 通過響應(yīng)信號RqMuxO，被作為ID值2和讀出數(shù)據(jù)進(jìn)行輸出。請求ReqRD2被輸入到存儲器 芯片MO的請求隊列RqQI，從響應(yīng)信號ResMuxO輸出對于該請求的響應(yīng)ResRD2的時間約 為15ns。請求ReqNRD2被輸入到存儲器芯片Ml的請求隊列RqQI，從響應(yīng)信號ResMuxO輸 出對于該請求的響應(yīng)ResRD2的時間約為70ns。因此，盡管在請求ReqNRD2之后輸入請求 ReqRD2，但也能先輸出。在本實施例中以數(shù)據(jù)讀出為中心進(jìn)行了說明，但是當(dāng)然也能夠在數(shù) 據(jù)的寫入動作中進(jìn)行同樣的動作。此外，在本實施例中，說明了存儲器芯片MO和Ml的數(shù)據(jù) 傳送動作，但是對于Ml和其他存儲器芯片，當(dāng)然也能夠進(jìn)行同樣的數(shù)據(jù)傳送動作。如上所述，不根據(jù)請求的輸入順序，即使存儲器芯片的讀出時間不同，也能夠不等 待晚讀出的數(shù)據(jù)地立刻讀出要早讀出的數(shù)據(jù)，所以能夠?qū)崿F(xiàn)高速化。并且，通過向請求附加 ID可靠地將請求傳送給請求目標(biāo)，此外，通過向請求附加ID，即使請求的輸入順序和讀出 數(shù)據(jù)的順序不同時，信息處理裝置CPU_CHIP也能夠知道傳送端的存儲器芯片，所以通過串 聯(lián)連接信息處理裝置CPU_CHIP和存儲器芯片，能在減少連接信號數(shù)的同時，由信息處理裝 置CPU_CHIP執(zhí)行所希望的處理。[實施例2]圖24是本發(fā)明的實施例2。是表示由信息處理裝置CPU_CHIP和存儲器模塊MEM24 構(gòu)成的信息處理系統(tǒng)的實施例。
存儲器模塊MEM24由動態(tài)隨機(jī)存取存儲器DRAMO和DRAM1、NOR型閃速存儲器和 NAND型閃速存儲器構(gòu)成。信息處理裝置CPU_CHIP與圖1所示的相同。動態(tài)隨機(jī)存取存儲器DRAMO和DRAMl 與圖4所示的存儲器相同。NOR型閃速存儲器NOR與圖12所示的存儲器相同。NAND型閃 速存儲器NAND與圖14所示的存儲器相同。在本發(fā)明中，能夠容易地連接多個動態(tài)隨機(jī)存取存儲器，能夠容易地擴(kuò)展信息處 理裝置CPU_CHIP所需要的工作區(qū)和復(fù)制區(qū)，能夠進(jìn)行高速處理。在本實施例中，說明了動態(tài)隨機(jī)存取存儲器的多個連接，但是NOR型閃速存儲器 NORLAND型閃速存儲器NAND根據(jù)需要能連接多個，能夠容易地擴(kuò)展程序區(qū)和數(shù)據(jù)區(qū)，能夠 按照便攜設(shè)備的系統(tǒng)結(jié)構(gòu)靈活應(yīng)對。[實施例3]圖25是本發(fā)明的實施例3。是表示由信息處理裝置CPU_CHIP和存儲器模塊MEM25 構(gòu)成的信息處理系統(tǒng)的實施例。信息處理裝置CPU_CHIP與圖1所示的相同。NOR型閃速 存儲器NOR與圖12所示的存儲器相同。動態(tài)隨機(jī)存取存儲器DRAM與圖4所示的存儲器相 同。NAND型閃速存儲器NAND與圖14所示的存儲器相同。存儲器模塊MEM25，構(gòu)成它的存儲器的連接順序按照距離信息處理裝置CPU_CHIP 由近至遠(yuǎn)的順序，是利用NOR型閃速存儲器單元的NOR型閃速存儲器NOR、利用動態(tài)存儲單 元的動態(tài)隨機(jī)存取存儲器DRAM、利用NAND型閃速存儲器單元的NAND型閃速存儲器NAND。雖然沒有特別限定，但在NOR型閃速存儲器中存儲操作系統(tǒng)和用于聲音通信或數(shù) 據(jù)通信的通信用程序等，在NAND型閃速存儲器NAND中存儲音樂再現(xiàn)、靜止圖像再現(xiàn)和動態(tài) 圖像再現(xiàn)等應(yīng)用程序和音樂數(shù)據(jù)、動態(tài)圖像數(shù)據(jù)、靜止圖像數(shù)據(jù)等數(shù)據(jù)。在動態(tài)隨機(jī)存取存儲器DRAM中設(shè)置有存儲NAND型閃速存儲器NAND所保存的應(yīng)用程序和音樂數(shù)據(jù)、動態(tài)圖像數(shù)據(jù)、靜止圖像數(shù)據(jù)等數(shù)據(jù)的一部分的復(fù)制區(qū)域COPY-AREA。在移動電話中，在等待電話和郵件時，向存儲OS和通信用程序的NOR型閃速存儲 器NOR的間歇性訪問成為支配性的。因此，在離信息處理裝置CPU_CHIP最近而連接非易失 性存儲器即NOR型閃速存儲器NOR的本實施例即在一種存儲器模塊中，串聯(lián)連接了多個存 儲芯片，其中，用于存儲操作系統(tǒng)和用于聲音通信或數(shù)據(jù)通信的通信用程序的存儲器芯片 位于串聯(lián)連接的最前頭，是直接進(jìn)行與信息處理裝置的通信的存儲芯片。在該存儲器模塊 中，在等待電話和郵件時，能夠使動態(tài)隨機(jī)存取存儲器DRAM為自更新狀態(tài)，并停止向動態(tài) 隨機(jī)存取存儲器DRAM和NAND型閃速存儲器NAND的請求時鐘(RqCkl和RqCkO)以及響應(yīng) 時鐘(RsCkl和RsCk2)，僅使NOR型閃速存儲器NOR動作，能夠降低等待電話和郵件時的功 [實施例4]圖26表示由信息處理裝置CPU_CHIP和存儲器模塊MEM26構(gòu)成的信息處理系統(tǒng)。 存儲器模塊MEM26由動態(tài)隨機(jī)存取存儲器DRAM、NOR型閃速存儲器N0R和NAND型閃速存 儲器NANDO、NAND 1構(gòu)成。信息處理裝置CPU_CHIP與圖1所示的相同。動態(tài)隨機(jī)存取存儲 器DRAM0和DRAM1與圖4所示的存儲器相同。NAND型閃速存儲器NAND0、NAND1與圖14所 示的存儲器相同。NAND型閃速存儲器NANDO、NAND 1與NOR型閃速存儲器相比，是能實現(xiàn)大 容量且低成本的存儲器。通過利用NAND型閃速存儲器NANDO取代N0R型閃速存儲器，能夠 向NAND型閃速存儲器NANDO存儲操作系統(tǒng)、用于聲音通信或數(shù)據(jù)通信的通信用程序、用于 音樂再現(xiàn)、靜止圖像再現(xiàn)和動態(tài)圖像再現(xiàn)的應(yīng)用程序、音樂數(shù)據(jù)、動態(tài)圖像數(shù)據(jù)和靜止圖像 數(shù)據(jù)等數(shù)據(jù)，并能實現(xiàn)大容量且低成本的信息處理系統(tǒng)。而且，通過將向NAND型閃速存儲 器NANDO存儲的操作系統(tǒng)、用于聲音通信或數(shù)據(jù)通信的通信用程序、用于音樂再現(xiàn)、靜止圖 像再現(xiàn)和動態(tài)圖像再現(xiàn)的應(yīng)用程序、音樂數(shù)據(jù)、動態(tài)圖像數(shù)據(jù)和靜止圖像數(shù)據(jù)等數(shù)據(jù)預(yù)先 傳送給動態(tài)隨機(jī)存取存儲器DRAM，就能實現(xiàn)信息處理系統(tǒng)的高性能化。[實施例5]圖27表示由信息處理裝置CPU_CHIP和存儲器模塊MEM27構(gòu)成的信息處理系統(tǒng)。 存儲器模塊MEM27由動態(tài)隨機(jī)存取存儲器DRAM、NOR型閃速存儲器NOR、NAND型閃速存儲 器和硬盤HDD構(gòu)成。信息處理裝置CPU_CHIP與圖1所示的相同。動態(tài)隨機(jī)存取存儲器 DRAM0和DRAM1與圖4所示的存儲器相同。N0R型閃速存儲器N0R與圖12所示的存儲器相 同。NAND型閃速存儲器NAND與圖14所示的存儲器相同。硬盤HDD是與NAND型閃速存儲 器NAND相比可實現(xiàn)大容量且低成本的存儲器。就數(shù)據(jù)的讀出單位、地址管理方法、錯誤檢測糾正方法而言，閃速存儲器繼承了原 來由硬盤HDD實現(xiàn)的數(shù)據(jù)的讀出單位、地址管理方法、錯誤檢測糾正方法，所以能夠容易地 追加連接硬盤HDD，能夠?qū)崿F(xiàn)大容量且低成本的存儲器模塊。[實施例6]圖28表示由信息處理裝置CPU_ 和存儲器模塊MEM28構(gòu)成的信息處理系統(tǒng)。 存儲器模塊MEM28由第一非易失性存儲器MRAM、第二非易失性存儲器N0R、第三非易失性存 儲器NAND構(gòu)成。信息處理裝置CPU_CHIP與圖1所示的相同。第一非易失性存儲器MRAM 是圖4所示的存儲器電路MemVL由非易失性的磁存儲單元構(gòu)成的磁動態(tài)隨機(jī)存取存儲器 MRAM。第二非易失性存儲器NOR與圖12所示的NOR型閃速存儲器NOR相同。第三非易失性存儲器NAND與圖14所示的NAND型閃速存儲器NAND相同。通過代替易失性的動態(tài)隨機(jī)存取存儲器DRAM，使用非易失性的磁動態(tài)隨機(jī)存取存 儲器MRAM，不需要定期進(jìn)行存儲器電路內(nèi)的數(shù)據(jù)保持動作，所以能夠?qū)崿F(xiàn)低耗電化。此外， 第二非易失性存儲器M280也可以是圖12所示的存儲器電路NV1由非易失性的相變存儲單 元構(gòu)成的相變存儲器。[實施例7]圖29表示本發(fā)明的實施例7。圖29(A)是俯視圖，圖29(B)是沿著俯視圖所示的 A-A’線的局部的剖視圖。本實施例的多芯片模塊，在通過球網(wǎng)格陣列(BGA)安裝在裝置上的的電路板(例 如由玻璃環(huán)氧樹脂襯底形成的印刷電路板)PCB上，搭載有CHIPM1、CHIPM2、CHIPM3。雖然 未特別限定，但是CHIPM1是第一非易失性存儲器，CHIPM2是第二非易失性存儲器，CHIPM3
是第一易失性存儲器。通過本多芯片模塊，能將圖1所示的存儲器模塊MEM、圖25所示的存儲器模塊 MEM25、圖26所示的存儲器模塊MEM26、圖28所示的存儲器模塊MEM28集成到1個密封體中。CHIPM1和電路板PCB上的焊盤由焊線(PATH2)連接，CHIPM2和電路板PCB上的焊 盤由焊線(PATH1)連接。CHIPM3和電路板PCB上的焊盤由焊線(PATH4)連接。CHIPM1和 CHIPM2 由焊線(PATH3)連接，CHIPM2 禾口 CHIPM3 由焊線(PATH5)連接。搭載芯片的電路板PCB的上表面進(jìn)行樹脂壓模，保護(hù)各芯片和連接布線。還可以 從其上使用金屬、陶瓷、或者樹脂的蓋子(COVER)。在本實施例中，直接在印刷電路板PCB上搭載裸芯片，所以能構(gòu)成安裝面積小的 存儲器模塊。此外，由于能層疊各芯片，所以能縮短芯片和電路板PCB之間的布線長度，能 縮小安裝面積。通過用焊線方式統(tǒng)一芯片間的布線以及各芯片和電路板之間的布線，能以 少的工序數(shù)制造存儲器模塊。并且，通過用焊線直接在芯片之間布線，能削減電路板上的焊盤數(shù)和焊線的數(shù)量， 能以少的工序數(shù)制造存儲器模塊。在使用樹脂的蓋子時，能構(gòu)成更強(qiáng)韌的存儲器模塊。使 用陶瓷或金屬的蓋子時，能構(gòu)成除了強(qiáng)度，散熱性、屏蔽效應(yīng)也優(yōu)異的存儲器模塊。[實施例8]圖30表示本發(fā)明的實施例8。圖30(A)是俯視圖，圖30(B)是沿著俯視圖所示的 A-A'線的局部的剖視圖。本實施例的多芯片模塊，在通過球網(wǎng)格陣列(BGA)安裝在裝置上的電路板(例如 由玻璃環(huán)氧樹脂襯底形成的印刷電路板)PCB上，搭載有CHIPM1、CHIPM2、CHIPM3。CHIPM1 是第一非易失性存儲器，CHIPM2是第二非易失性存儲器。CHIPM3是隨機(jī)存取存儲器。通過 本多芯片模塊，能將圖1所示的存儲器模塊MEM、圖25所示的存儲器模塊MEM25、圖26所示 的存儲器模塊MEM26、圖28所示的存儲器模塊MEM28集成到1個密封體中。CHIPM1和電路板PCB上的焊盤由焊線(PATH2)連接，CHIPM2和電路板PCB上的焊 盤由焊線(PATH1)連接。CHIPM1和CHIPM2由焊線(PATH3)連接。此外，CHIPM3的安裝和 布線中使用球網(wǎng)格陣列。在本安裝方法中能層疊3個芯片，所以能保證安裝面積較小。并且，不需要CHIPM3和電路板之間的焊接，能削減焊接布線的個數(shù)，所以能削減組裝工時數(shù)，能實現(xiàn)更高可靠性的多芯片模塊。[實施例9]圖31表示本發(fā)明的多芯片模塊的實施例9。圖31 (A)是俯視圖，圖31 (B)是沿著 俯視圖所示的A-A’線的局部的剖視圖。本實施例的存儲器模塊，在通過球網(wǎng)格陣列(BGA)安裝在裝置上的電路板(例如 由玻璃環(huán)氧樹脂襯底形成的印刷電路板)PCB上，搭載有CHIPMl、CHIPM2、CHIPM3、CHIPM4。 CHIPMl、CHIPM2是非易失性存儲器，CHIPM3是隨機(jī)存取存儲器。CHIPM4是信息處理裝置CPU_CHIP。在本安裝方法中，能將圖1所示的信息處理系 統(tǒng)、圖25所示的信息處理系統(tǒng)、圖26所示的信息處理系統(tǒng)以及圖28所示的信息處理系統(tǒng) 集成到1個密封體中。CHIPMl和電路板PCB上的焊盤由焊線(PATH2)連接，CHIPM2和電路板PCB上的焊 盤由焊線(PATH4)連接，CHIPM3和電路板PCB上的焊盤由焊線(PATHl)連接。CHIPMl 禾口 CHIPM3 由；^線(PATH3)連接，CHIPM2 禾口 CHIPM3 由；^線(PATH5)連接。 CHIPM4的安裝和布線中使用球網(wǎng)格陣列(BGA)。在本安裝方法中，在印刷電路板PCB上直 接搭載裸芯片，所以能構(gòu)成安裝面積小的存儲器模塊。此外，由于能接近地配置各芯片，所 以能縮短芯片間布線長度。用焊線直接在芯片間布線，從而能削減電路板上的焊盤數(shù)和焊線的個數(shù)，能以少 的工序數(shù)制造存儲器模塊。并且，不需要CHIPM4和電路板之間的焊接，能削減焊接布線的 個數(shù)，所以能削減組裝工時數(shù)，能實現(xiàn)更高可靠性的多芯片模塊。[實施例10]圖32表示本發(fā)明的存儲器系統(tǒng)的實施例10。圖32㈧是俯視圖，圖32⑶是沿著 俯視圖所示的A-A’線的局部的剖視圖。本實施例的存儲器模塊，在通過球網(wǎng)格陣列(BGA)安裝在裝置上的電路板(例如 由玻璃環(huán)氧樹脂襯底形成的印刷電路板)PCB上，搭載有CHIPMl、CHIPM2、CHIPM3。CHIPMl、 CHIPM2是非易失性存儲器，CHIPM3是隨機(jī)存取存儲器。通過用焊線方式統(tǒng)一芯片間的布線以及各芯片和電路板之間的布線，能以少的工 序數(shù)制造存儲器模塊。在本安裝方法中，能將圖1所示的存儲器模塊MEM、圖25所示的存儲 器模塊MEM25、圖26所示的存儲器模塊MEM26、圖28所示的存儲器模塊MEM28集成到1個 密封體中。CHIPMl和電路板PCB上的焊盤由焊線(PATH2)連接，CHIPM2和電路板PCB上的焊 盤由焊線(PATHl)連接。CHIPM3和電路板PCB上的焊盤由焊線(PATH3)連接。在本實施例 中，在印刷電路板PCB上直接搭載裸芯片，所以能構(gòu)成安裝面積小的存儲器模塊。此外，由 于能接近地配置各芯片，所以能縮短芯片間布線長度。通過用焊線方式統(tǒng)一各芯片和電路板之間的布線，能以少的工序數(shù)制造存儲器模 塊。[實施例11]圖33表示本發(fā)明的存儲器系統(tǒng)的實施例11。圖33㈧是俯視圖，圖33(b)是沿著 俯視圖所示的A-A’線的局部的剖視圖。
本實施例的存儲器模塊，在通過球網(wǎng)格陣列(BGA)安裝在裝置上的電路板(例如 由玻璃環(huán)氧樹脂襯底形成的印刷電路板)PCB上，搭載有CHIPMl、CHIPM2、CHIPM3、CHIPM4。 CHIPMU CHIPM2是非易失性存儲器，CHIPM3是隨機(jī)存取存儲器。CHIPM4是信息處理裝置 CPU_CHIP。在本安裝方法中，能將圖1所示的信息處理系統(tǒng)、圖25所示的信息處理系統(tǒng)、圖 26所示的信息處理系統(tǒng)、圖28所示的信息處理系統(tǒng)集成到1個密封體中。CHIPMl和電路板PCB上的焊盤由焊線(PATH2)連接，CHIPM2和電路板PCB上的焊 盤由焊線(PATHl)連接，CHIPM3和電路板PCB上的焊盤由焊線(PATH3)連接。CHIPM4的安 裝和布線中使用球網(wǎng)格陣列(BGA)。在本實施例中，在印刷電路板PCB上直接搭載裸芯片，所以能構(gòu)成安裝面積小的 存儲器模塊。此外，由于能夠接近地配置各芯片，所以能縮短芯片間布線長度。不需要 CHIPM4和電路板之間的焊接，能削減焊接布線的個數(shù)，所以能削減組裝工時數(shù)，能實現(xiàn)更高 可靠性的多芯片模塊。[實施例I2]圖34表示利用本發(fā)明的存儲器模塊的移動電話的實施例12。移動電話由天線 ANT、無線塊RF、聲音多媒體數(shù)字信號編解碼器SP、揚聲器SK、麥克風(fēng)MK、信息處理裝置CPU、 液晶顯示部IXD、鍵盤KEY和本發(fā)明的存儲器模塊MEM構(gòu)成。信息處理裝置CPU_MAIN具有 多個信息處理電路，其中的一個信息處理電路CPUO作為基帶處理電路BB工作，其他的至少 一個信息處理電路CPUl作為應(yīng)用程序處理器AP工作。 說明通話時的動作。通過天線ANT接收到的聲音由無線塊RF放大，向信息處理裝 置CPUO輸入。信息處理裝置CPU0，將聲音的模擬信號變換為數(shù)字信號，進(jìn)行錯誤糾正和譯 碼處理，向聲音多媒體數(shù)字信號編解碼器SP輸出。聲音多媒體數(shù)字信號編解碼器將數(shù)字信 號變換為模擬信號，向揚聲器SK輸出，從揚聲器就能聽到對方的聲音。說明從移動電話訪問因特網(wǎng)的主頁，下載音樂數(shù)據(jù)，再現(xiàn)收聽，直至保存所下載的 音樂數(shù)據(jù)這樣的一系列作業(yè)時的動作。在存儲器模塊MEM存儲有OS、應(yīng)用程序(郵件、Web瀏覽器、音樂再現(xiàn)程序、動作再 現(xiàn)程序、游戲程序)、音樂數(shù)據(jù)、靜止圖像數(shù)據(jù)、動態(tài)圖像數(shù)據(jù)。當(dāng)從鍵盤指示起動Web瀏覽器時，向存儲器模塊MSM內(nèi)的NOR型閃速存儲器存儲 的Web瀏覽器的程序，由信息處理電路CPUl讀出、執(zhí)行，在液晶顯示IXD上顯示W(wǎng)eb瀏覽 器。訪問所希望的主頁，當(dāng)從鍵盤KEY指示下載喜歡的音樂數(shù)據(jù)時，通過天線ANT接收音樂 數(shù)據(jù)，由無線塊RF放大，向信息處理裝置CPUO輸入。信息處理裝置CPU0，將模擬信號的音 樂數(shù)據(jù)變換為數(shù)字信號，進(jìn)行錯誤糾正和譯碼處理。數(shù)字化的音樂數(shù)據(jù)被暫時保存到存儲 器模塊MSM內(nèi)的動態(tài)隨機(jī)存取存儲器DRAM中，最終被傳送到存儲器模塊MEM的NAND型閃 速存儲器進(jìn)行保存。接著，當(dāng)從鍵盤KEY指示起動音樂再現(xiàn)程序時，向存儲器模塊MSM內(nèi)的NOR型閃速 存儲器存儲的音樂再現(xiàn)程序，被信息處理電路CPUl讀出、執(zhí)行，在液晶顯示IXD上顯示音樂 再現(xiàn)程序。當(dāng)從鍵盤KEY指示收聽向存儲器模塊內(nèi)的NAND型閃速存儲器下載的音樂數(shù)據(jù)時， 信息處理電路CPUl執(zhí)行音樂再現(xiàn)程序，處理向NAND型閃速存儲器保持的音樂數(shù)據(jù)，最終能 從揚聲器SK聽到音樂。在本發(fā)明的存儲器模塊MSM內(nèi)的NOR型閃速存儲器中，存儲Web瀏覽器和音樂再現(xiàn)程序、電子郵件程序等多個程序，信息處理裝置CPU_MAIN具有多個信息處 理電路CPUO CPU3，所以能同時執(zhí)行多個程序。在等待電話或郵件時，信息處理裝置CPU_MAIN能以必要的最小限度的頻率使向 存儲器模塊MSM的時鐘動作，能極端地減小功耗。由此，通過使用本發(fā)明的存儲器模塊，能存儲大量的郵件、音樂再現(xiàn)、應(yīng)用程序、音 樂數(shù)據(jù)、靜止圖像數(shù)據(jù)、動態(tài)圖像數(shù)據(jù)等，能同時執(zhí)行多個程序。[實施例I3]圖35表示利用本發(fā)明的存儲器系統(tǒng)的移動電話的實施例13。移動電話由天線 ANT、無線塊RF、聲音多媒體數(shù)字信號編解碼器SP、揚聲器SK、麥克風(fēng)MK、液晶顯示部LCD、鍵 盤KEY、以及將存儲器模塊MSM和信息處理裝置CPU_MAIN集成在1個密封體中的本發(fā)明的 信息處理系統(tǒng)SLP構(gòu)成。通過使用本發(fā)明的信息處理系統(tǒng)SLP，能削減零件數(shù)量，所以能降低成本，移動電 話的可靠性提高，能減小構(gòu)成移動電話的零件的安裝面積，能實現(xiàn)移動電話的小型化。<實施例所示的發(fā)明的效果總結(jié)>如上所述由本說明書所公開的發(fā)明取得的主要效果如下所述。第一，在剛剛接通電源之后進(jìn)行串聯(lián)連接的確認(rèn)動作，從而能確認(rèn)存儲器彼此可 靠地連接。并且，示出引導(dǎo)設(shè)備和最末端的存儲器芯片，自動地向各存儲器分配ID，從而能 容易地只連接必要的存儲器芯片，擴(kuò)展存儲器容量。第二，通過向請求附加ID，從信息處理裝置CPU_CHIP向各存儲器芯片MO、Ml、M2 可靠地傳送請求。此外，通過向?qū)π畔⑻幚硌b置CPU_CHIP的響應(yīng)附加ID，能確認(rèn)從各存儲 器正確地進(jìn)行了數(shù)據(jù)傳送，通過信息處理裝置CPU_CHIP和存儲器芯片M0、M1、M2的串聯(lián)連 接，能在減少連接信號數(shù)的同時，由信息處理裝置CPU_CHIP執(zhí)行所希望的處理。第三，請求接口電路ReqIF和響應(yīng)接口電路可獨立地動作，所以能同時執(zhí)行數(shù)據(jù) 的讀出動作和寫入動作，能提高數(shù)據(jù)傳送性能。第四，與請求的輸入順序無關(guān)，能不用等待讀出晚的數(shù)據(jù)而立刻讀出能早讀出的 數(shù)據(jù)，所以能實現(xiàn)高速化。并且，通過對請求附加ID來向請求目標(biāo)可靠地傳送請求，此外， 通過對響應(yīng)附加ID，即使在請求的輸入順序和讀出數(shù)據(jù)的順序不同時，信息處理裝置CPU_ CHIP也能知道傳送方的存儲器芯片。第五，從各存儲器向信息處理裝置的響應(yīng)順序按照讀出的次數(shù)而動態(tài)地變化，所 以能提高數(shù)據(jù)傳送性能。并且，讀出次數(shù)能編程，能靈活地應(yīng)對要利用的系統(tǒng)。第六，能從存儲器芯片向信息處理裝置發(fā)送錯誤，所以信息處理裝置檢測到錯誤 后，能立刻處理錯誤，能構(gòu)筑可靠性高的信息處理系統(tǒng)。第七，能根據(jù)需要變更各存儲器芯片M0、M1、M2的時鐘的工作頻率，能實現(xiàn)低耗電 化。第八，在從存儲器芯片M2讀出時，進(jìn)行錯誤檢測和糾正，在寫入時，對未正確進(jìn)行 寫入的不良地址進(jìn)行代替處理，所以能保證可靠性。第九，通過將多個半導(dǎo)體芯片安裝在1個密封體中，能提供安裝面積小的系統(tǒng)存 儲器模塊。
權(quán)利要求
一種存儲器模塊，串聯(lián)連接了多個存儲器件，其特征在于構(gòu)成上述存儲器模塊的上述存儲器件具有狀態(tài)寄存器；上述狀態(tài)寄存器保存在對請求的響應(yīng)中未處理的響應(yīng)數(shù)、讀出錯誤、寫入錯誤、以及ID錯誤中的任意一個。
2.根據(jù)權(quán)利要求1所述的存儲器模塊，其特征在于 讀出上述狀態(tài)寄存器的內(nèi)容。
3.根據(jù)權(quán)利要求1所述的存儲器模塊，其特征在于 在電源接通的初期，對上述多個存儲器件分別附加識別信息。
4.根據(jù)權(quán)利要求3所述的存儲器模塊，其特征在于 通知對上述存儲器件的識別信息附加已結(jié)束。
5.根據(jù)權(quán)利要求3所述的存儲器模塊，其特征在于 在電源接通的初期，進(jìn)行存儲器件之間的連接確認(rèn)。
6.根據(jù)權(quán)利要求3所述的存儲器模塊，其特征在于在接通電源的初期，從在上述多個存儲器件中指定的存儲器件讀出引導(dǎo)程序。
7.根據(jù)權(quán)利要求6所述的存儲器模塊，其特征在于 讀出上述引導(dǎo)程序的存儲器件的指定能被編制程序。
8.根據(jù)權(quán)利要求1所述的存儲器模塊，其特征在于在上述串聯(lián)連接中，讀出時間最短的存儲器件位于最前頭，按照讀出時間由短到長的 順序連接。
9.根據(jù)權(quán)利要求1所述的存儲器模塊，其特征在于存儲操作系統(tǒng)的存儲器件位于串聯(lián)連接的最前頭，是直接進(jìn)行與信息處理裝置的通信 的存儲器件。
10.根據(jù)權(quán)利要求1所述的存儲器模塊，其特征在于存儲用于聲音通信或數(shù)據(jù)通信的程序的存儲器件位于串聯(lián)連接的最前頭，是直接進(jìn)行 與信息處理裝置的通信的存儲器件。
全文摘要
本發(fā)明提供一種存儲器模塊，其目的在于提供一種高速且低成本、能夠確保存儲器容量的擴(kuò)充性的便于使用的信息系統(tǒng)裝置。構(gòu)成包含信息處理裝置、易失性存儲器、非易失性存儲器的信息處理系統(tǒng)。使信息處理裝置、易失性存儲器、非易失性存儲器串聯(lián)連接，減少連接信號數(shù)，由此既保證存儲器容量的擴(kuò)張性又謀求高速化。把非易失性存儲器的數(shù)據(jù)向易失性存儲器傳送時，進(jìn)行糾錯，謀求可靠性的提高。把由多個芯片構(gòu)成的信息處理系統(tǒng)作為各芯片相互層疊配置，通過球網(wǎng)格陣列(BGA)和芯片間的焊接來進(jìn)行布線，由此構(gòu)成信息處理系統(tǒng)和模塊。
文檔編號G06F12/06GK101840376SQ20101015828
公開日2010年9月22日 申請日期2007年5月16日 優(yōu)先權(quán)日2006年5月16日
發(fā)明者三浦誓士, 原口嘉典, 藪彰 申請人:株式會社日立制作所;爾必達(dá)存儲器股份有限公司