專利名稱：一種可任意選擇除率范圍的小數(shù)除法器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可任意選擇除率范圍的小數(shù)除法器，用于鎖相環(huán)(PLL)中。
背景技術(shù)：
在圖1鎖相環(huán)(PLL)中，相位/頻率鑒別器(PFD)輸入的信號分別是參考時鐘和 除法器輸出的時鐘，PFD通過對兩個信號的頻率和相位進行比較，產(chǎn)生誤差信號UP和DN，誤 差信號通過電荷泵和環(huán)路濾波器就可以生成用來控制壓控震蕩器(VCO)輸出頻率的直流 控制電壓VCTRL。這是一個自動反饋系統(tǒng)，當這一反饋系統(tǒng)鎖定時，REF_CKL = DIV_CKL = 0UT_CKL/M,也就實現(xiàn)了通過一個低頻信號產(chǎn)生一個高頻信號的目的。作為PLL系統(tǒng)中一個 非常關(guān)鍵的組成部分，除法器直接決定了輸出時鐘的頻率和整個PLL的最高運行速度。在 PLL的應用中，通常需要一個PLL輸出多種不同頻率的時鐘信號，這就需要除法器具有可編 程功能，也就是說除法器要提供多種不同的除率(divide ratio) 0除法器一般分兩種，整 數(shù)除法器和小數(shù)除法器，對應的PLL為整數(shù)PLLdnteger PLL)和小數(shù)PLL (Fractional-N PLL)。在無線通信應用領(lǐng)域中通常面臨多個頻率通道的問題，整數(shù)PLL要求通道的帶寬必 須等于輸入?yún)⒖紩r鐘頻率，而由于PLL穩(wěn)定性的要求，PLL的帶寬=Fref/10，也就是參考時 鐘頻率的十分之一，這樣頻道的帶寬就既限制了輸入?yún)⒖紩r鐘的頻率，也限制了 PLL的帶 寬范圍，而小數(shù)PLL卻沒有這樣的限制，因此小數(shù)PLL已經(jīng)日益成為設(shè)計者的第一選擇。小 數(shù)PLL的核心就在于小數(shù)除法器，目前采用的最多的是Σ Δ調(diào)制小數(shù)除法器，如圖2所示。 通過Σ Δ調(diào)制器的控制，除法器可以產(chǎn)生一個介于N和Ν+1之間的除率，其最大的優(yōu)點就 在于噪聲性能最好。

發(fā)明內(nèi)容
為了解決其技術(shù)問題，本發(fā)明提供了一種可任意選擇除率范圍的小數(shù)除法器。本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是一種可任意選擇除率范圍的小數(shù)除 法器，設(shè)有由多個單位除法器級聯(lián)而成的Σ Δ小數(shù)除法器環(huán)路，每個單位除法器為一級， 在所述Σ Δ小數(shù)除法器環(huán)路的最后一級或幾級上分別設(shè)有邏輯控制電路，所述Σ Δ小數(shù) 除法器環(huán)路的信號輸出端和控制輸入端與選擇器連接。進一步的所述Σ Δ小數(shù)除法器環(huán)路的最后一級單位除法器上的邏輯控制電路 由第一或門和第二或門組成，所述第二或門控制信號由最后一級單位除法器和選擇器上的 總控制信號提供，并且其與選擇器上的總控制信號連接的輸入端為非門輸入端，其輸出信 號則傳遞給最后第二級單位除法器，所述第一或門控制信號由選擇器上的總控制信號控制 和最后一級單位除法器的控制信號提供。所述設(shè)置Σ Δ小數(shù)除法器環(huán)路的最后第二級或最后第二級以上的邏輯控制電路 由第四或門和第五或門組成，所述第四或門控制信號由該邏輯控制電路所在級的單位除法 器和其后一級單位除法器上的邏輯控制電路提供，并且其與后一級單位除法器上的邏輯控 制電路連接的輸入端為非門輸入端，其輸出信號則傳遞給其前一級單位除法器，所述第五或門控制信號則由該邏輯控制電路所在級的單位除法器的控制信號和其后一級單位除法 器上的邏輯控制電路決定。本發(fā)明的最小除率不受單位除法器2/3的數(shù)目限制，設(shè)計者可以自由地選擇所需 要的除率范圍，同時，其輸出能保證在所有的除率范圍內(nèi)，輸出都為正確頻率并且初始相位 相同的信號。


圖1為鎖相環(huán)電路圖。圖2為Σ Δ調(diào)制小數(shù)除法器電路圖。圖3為Σ Δ小數(shù)除法器環(huán)路電路圖。圖4為單位除法器的電路圖。圖5為在Σ Δ小數(shù)除法器環(huán)路電路增加邏輯控制功能后的電路圖。圖6為本發(fā)明整體電路圖。圖中1、選擇器；2、第一或門；3、第二或門；4、非門輸入端；5、第一輸入端；6、第 二輸入端；7、Σ Δ調(diào)制器；8、總控制信號；9、第四或門；10、第五或門；11、邏輯非門輸入 端；12、上輸入端。
具體實施例方式下面結(jié)合附圖和實施例對本發(fā)明進一步說明。如圖6所示的一種可任意選擇除率范圍的小數(shù)除法器，設(shè)有由多個單位除法器級 聯(lián)而成的Σ Δ小數(shù)除法器環(huán)路，每個單位除法器為一級，所述Σ Δ小數(shù)除法器環(huán)路的信號 輸出端和控制輸入端與選擇器1連接，在所述Σ Δ小數(shù)除法器環(huán)路的最后兩級上分別設(shè)有 邏輯控制電路，設(shè)置于最后一級單位除法器上的邏輯控制電路包括第一或門2和第二或門 3，所述第二或門3的控制信號由所在單位除法器和選擇器1上的總控制信號8決定，而與 選擇器1上的總控制信號8連接的輸入端為非門輸入端4，其輸出信號傳遞給最后第二級單 位除法器，所述第一或門2控制信號由選擇器1上的總控制信號8控制和最后一級單位除 法器的控制信號決定，其輸出信號則與最后第二級單位除法器的第四或門9的邏輯非門輸 入端11和第五或門10的上輸入端12連接，所述第四或門9的另一控制信號則由最后第二 級單位除法器提供，第五或門10的另一控制信號則由最后第二級單位除法器的控制信號 決定。圖3為本發(fā)明中所用的Σ Δ小數(shù)除法器環(huán)路，其中所使用的單位除法器為除2或 除3的單位除法器，每個單位除法器除2還是除3由Σ Δ調(diào)制器來控制。這種電路結(jié)構(gòu)可 以完成從2η(如果Ctl到Clri都為0)到2η+1-1 (如果Ctl到Clri都為1)的除法。單位除法器 2/3的電路結(jié)構(gòu)如圖4所示。由于圖3所示的Σ Δ小數(shù)除法器的一個主要問題是最小除率(divide ratio) 受單位除法器2/3的數(shù)目限制，在有些應用的時候不能滿足要求，因此在此基礎(chǔ)上增加了 除率范圍，在Σ Δ小數(shù)除法器環(huán)路的最后一級或者幾級上分別增加了邏輯控制電路，如圖 5所示，增加的邏輯控制電路的功能是將最后一級或幾級有選擇性地打開或者關(guān)閉，以圖5 為例，若最小的除率可以實現(xiàn)2N-min，在這種情況下，最后兩級的2/3單位除法器全部關(guān)閉，這個環(huán)路系統(tǒng)由1到n-2級單位除法器組成；若最大的除率則為2n+1-l，此時最后兩級的 2/3單位除法器全部打開，這個環(huán)路系統(tǒng)由1到η級單位除法器組成。因此這種結(jié)構(gòu)能夠?qū)?現(xiàn)的最小除率為2Njlin，而最大除率為2n+1-l，設(shè)計者可以自由地選擇所需要的除率范圍。雖然Σ Δ小數(shù)除法器環(huán)路通過增加邏輯控制功能可以有效地增加除率的選擇范 圍，但是在實現(xiàn)小數(shù)除法的功能時也帶來了新的問題。圖5所示的除法器的最終輸出信號 是F。ut，而之所以不在最后一級Fn輸出是因為當除法器的除率范圍從2N-min到Zlri-I時，環(huán)路級數(shù)為n-2級，F(xiàn)out = F1^Flri = Fn =0;(范圍1)當除法器的除率范圍從到2n_l時，環(huán)路級數(shù)為n-1級，F(xiàn)。ut = Fn_1;Fn = 0 ；(范 圍2)當除法器的除率范圍從2n到2n+1_l時，環(huán)路級數(shù)為η級，F(xiàn)out = Fn ；(范圍3)所以，F(xiàn)。ut可以保證在所有的除率范圍內(nèi)輸出的都是正確頻率的信號。但是F-存 在一個相位問題，它在反饋回路，其相位由環(huán)路的初始相位決定，當除率在不同范圍時，環(huán) 路的級數(shù)不同，因此初始相位也不同，這就為Σ Δ小數(shù)除法器帶來了問題。以三階Σ Δ調(diào) 制器為例，當除率為2n-Ll時，三階Σ Δ調(diào)制就意味著除率是在2n-L4到2“+3的范圍內(nèi) 隨機變化，最后產(chǎn)生一個Zlri-I附近的小數(shù)除率，也就意味著除率是在范圍1和范圍2兩個 區(qū)間內(nèi)隨機變化，我們知道在范圍1內(nèi)，除法器環(huán)路由1到n-2單位除法器級聯(lián)組成，而在 范圍2內(nèi)，除法器環(huán)路由1到n-1單位除法器級聯(lián)組成，兩個不同的環(huán)路的初始相位是不同 的，這樣的結(jié)果就是當最終的輸出信號F。ut在這兩個區(qū)間變化時，信號的相位總是在不斷的 跳變。這種不間斷的相位跳變最終會導致整個鎖相環(huán)PLL無法鎖定。與F。ut不同的是？ _2、 Flri和Fn在正向路徑上，其初始相位始終由輸入信號Fin決定，不受環(huán)路級數(shù)的影響，因此在 最終輸出信號的選擇上進行了改進，如圖6所示，最終的輸出信號F。ut在Fn_2、Fn_i和Fn之間 進行選擇，選擇的控制由CnICn^Clri和Cn來完成。需要強調(diào)的是以上僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上 的限制，凡是依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾， 均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
一種可任意選擇除率范圍的小數(shù)除法器，設(shè)有由多個單位除法器級聯(lián)而成的∑Δ小數(shù)除法器環(huán)路，每個單位除法器為一級，其特征是在所述∑Δ小數(shù)除法器環(huán)路的最后一級或幾級上分別設(shè)有邏輯控制電路，所述∑Δ小數(shù)除法器環(huán)路的信號輸出端和控制輸入端與選擇器連接。
2.根據(jù)權(quán)利要求1所述的可任意選擇除率范圍的小數(shù)除法器，其特征是所述ΣΔ 小數(shù)除法器環(huán)路的最后一級單位除法器上的邏輯控制電路由第一或門和第二或門組成，所 述第二或門控制信號由最后一級單位除法器和選擇器上的總控制信號提供，并且其與選擇 器上的總控制信號連接的輸入端為非門輸入端，其輸出信號則傳遞給最后第二級單位除法 器，所述第一或門控制信號由選擇器上的總控制信號控制和最后一級單位除法器的控制信 號提供。
3.根據(jù)權(quán)利要求1所述的可任意選擇除率范圍的小數(shù)除法器，其特征是所述設(shè)置 Σ Δ小數(shù)除法器環(huán)路的最后第二級或最后第二級以上的邏輯控制電路由第四或門和第五 或門組成，所述第四或門控制信號由該邏輯控制電路所在級的單位除法器和其后一級單位 除法器上的邏輯控制電路提供，并且其與后一級單位除法器上的邏輯控制電路連接的輸入 端為非門輸入端，其輸出信號則傳遞給其前一級單位除法器，所述第五或門控制信號則由 該邏輯控制電路所在級的單位除法器的控制信號和其后一級單位除法器上的邏輯控制電 路決定。
全文摘要
本發(fā)明涉及一種可任意選擇除率范圍的小數(shù)除法器，用于鎖相環(huán)(PLL)中。一種可任意選擇除率范圍的小數(shù)除法器，設(shè)有由多個單位除法器級聯(lián)而成的∑Δ小數(shù)除法器環(huán)路，每個單位除法器為一級，在所述∑Δ小數(shù)除法器環(huán)路的最后一級或幾級上分別設(shè)有邏輯控制電路，所述∑Δ小數(shù)除法器環(huán)路的信號輸出端和控制輸入端與選擇器連接。本發(fā)明的最小除率不受單位除法器2/3的數(shù)目限制，設(shè)計者可以自由地選擇所需要的除率范圍，同時，其輸出能保證在所有的除率范圍內(nèi)，輸出都為正確頻率并且初始相位相同的信號。
文檔編號G06F7/535GK101923458SQ201010241870
公開日2010年12月22日 申請日期2010年7月30日 優(yōu)先權(quán)日2010年7月30日
發(fā)明者孫禮中, 梅海濤 申請人:蘇州科山微電子科技有限公司