專利名稱：電源控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種電源控制電路，且特別是有關(guān)于一種預(yù)先對主板待機(jī)電壓端放電的電源控制電路。
背景技術(shù)：
先進(jìn)技術(shù)擴(kuò)展(Advanced Technology Extended，簡稱ATX)主板規(guī)格由英特爾公司在1995年制定。目前多數(shù)的電源供應(yīng)器都是使用ATX規(guī)格，其中ATX連接器最常使用的有20Pin與MPin兩種，皆包括待機(jī)電壓(SB5V)的接腳。主板上的芯片組，包括南橋有時(shí)會(huì)使用待機(jī)電壓作為操作電源，但因電源供應(yīng)器所輸出的待機(jī)電壓(SB5V)的放電時(shí)間可能不同，因此導(dǎo)致供給南橋的待機(jī)電壓(SB3V)放電時(shí)間也不同。當(dāng)主板中的芯片(例如南橋芯片)放電不完全時(shí)，電源供應(yīng)器所提供電壓將可能造成芯片產(chǎn)生異?，F(xiàn)象，如此一來不但無法發(fā)揮加強(qiáng)的功能，更會(huì)造成整個(gè)系統(tǒng)無法正常運(yùn)作，甚至無法開機(jī)。此外，在系統(tǒng)開機(jī)完成前，待機(jī)電壓(SB3V與SB5V)會(huì)造成功率消耗， 產(chǎn)生額外的不必要的功率消耗。

發(fā)明內(nèi)容
本發(fā)明提供一種電源控制電路，可預(yù)先對主板的待機(jī)電壓端放電以預(yù)防待機(jī)電壓端放電不完全而造成主板產(chǎn)生異?，F(xiàn)象。本發(fā)明提出一種電源控制電路，適用于一主板，電源控制電路包括第一放電開關(guān)單元、供電開關(guān)單元以及控制單元。其中，第一放電開關(guān)單元耦接于第一電源端與接地之間。供電開關(guān)單元耦接于系統(tǒng)電壓與第一電源端之間?？刂茊卧罱佑诘谝环烹婇_關(guān)單元與供電開關(guān)單元，并根據(jù)系統(tǒng)電壓的電壓變化控制第一放電開關(guān)單元與供電開關(guān)單元。 其中，控制單元延遲系統(tǒng)電壓以產(chǎn)生一判斷電壓，當(dāng)判斷電壓小于一第一預(yù)設(shè)電壓時(shí)，控制單元導(dǎo)通第一放電開關(guān)單元以對第一電源端進(jìn)行放電，當(dāng)判斷電壓大于第二預(yù)設(shè)電壓時(shí)， 控制單元導(dǎo)通供電開關(guān)單元以對第一電源端進(jìn)行供電，其中第二預(yù)設(shè)電壓大于第一預(yù)設(shè)電壓。在本發(fā)明的一實(shí)施例中，上述的第一放電開關(guān)單元包括第一假負(fù)載與第一 PMOS 晶體管。第一假負(fù)載耦接第一電源端，而第一PMOS晶體管的源極端與漏極端分別耦接第一假負(fù)載與接地，第一 PMOS晶體管的柵極耦接于控制單元。在本發(fā)明的一實(shí)施例中，電源控制電路更包括第二放電開關(guān)單元，其耦接于第二電源端與接地之間，并受控于控制單元，當(dāng)判斷電壓小于第一預(yù)設(shè)電壓時(shí)，控制單元導(dǎo)通第二放電開關(guān)單元以對第二電源端進(jìn)行放電，當(dāng)判斷電壓大于第一預(yù)設(shè)電壓時(shí)，控制單元關(guān)閉第二放電開關(guān)單元。在本發(fā)明的一實(shí)施例中，上述的第二放電開關(guān)單元第二假負(fù)載與第二 PMOS晶體管。其中，第二假負(fù)載耦接第二電源端，而第二 PMOS晶體管的源極端與漏極端分別耦接第二假負(fù)載與接地，第一 PMOS晶體管的柵極耦接于控制單元。
在本發(fā)明的一實(shí)施例中，上述的供電開關(guān)單元包括第三PMOS晶體管，其源極端與漏極端分別耦接系統(tǒng)電壓與第一電源端，第三PMOS晶體管的柵極耦接于于控制單元。在本發(fā)明的一實(shí)施例中，當(dāng)判斷電壓大于第一預(yù)設(shè)電壓時(shí)，控制單元關(guān)閉第一放電開關(guān)單元。在本發(fā)明的一實(shí)施例中，上述的控制單元包括第一比較單元、推拉電路、延遲單元、第二比較單元以及第三比較單元。第一比較單元用以比較系統(tǒng)電壓與一參考電壓。推拉電路耦接于第一比較單元與系統(tǒng)電壓，當(dāng)系統(tǒng)電壓大于與參考電壓，推拉電路輸出系統(tǒng)電壓。延遲單元耦接于推拉電路的輸出，用以延遲系統(tǒng)電壓以產(chǎn)生判斷電壓。第二比較單元， 耦接延遲單元與第一放電開關(guān)單元，根據(jù)判斷電壓與第一預(yù)設(shè)電壓的比較結(jié)果控制第一放電開關(guān)單元。另外，第三比較單元?jiǎng)t耦接于接延遲單元與供電開關(guān)單元，根據(jù)判斷電壓與第二預(yù)設(shè)電壓的比較結(jié)果控制供電開關(guān)單元。在本發(fā)明的一實(shí)施例中，上述的第一比較單元包括第一電阻、第二電阻以及第一運(yùn)算放大器。第二電阻與第一電阻串接于電池電壓與接地之間，以分壓電池電壓而產(chǎn)生參考電壓。第一運(yùn)算放大器的正輸入端耦接系統(tǒng)電壓，其負(fù)輸入端耦接第一電阻與第二電阻的共同接點(diǎn)。在本發(fā)明的一實(shí)施例中，上述的推拉電路包括NMOS晶體管與第四PMOS晶體管。其中NMOS晶體管的漏極端耦接系統(tǒng)電壓，其柵極端耦接至第一運(yùn)算放大器的輸出端，其源極端作為推拉電路的輸出端而耦接電阻。另外，第四PMOS晶體管的源極端耦接NMOS晶體管的源極端，第四PMOS晶體管的漏極端耦接接地，第四PMOS晶體管的柵極耦接至第一運(yùn)算放大器的輸出端。在本發(fā)明的一實(shí)施例中，上述的延遲單元包括電阻與電容。電阻的一端耦接于推拉電路的輸出，而電容耦接于電阻的另一端與接地之間。在本發(fā)明的一實(shí)施例中，上述的延遲單元更包括一二極管，二極管的陽極端耦接電阻與電容的共同接點(diǎn)，二極管的陰極端則耦接推拉電路的輸出。在本發(fā)明的一實(shí)施例中，上述的第二比較單元包括第三電阻、第四電阻與第二運(yùn)算放大器。其中第三電阻與第四電阻串接于參考電壓與接地之間，以分壓參考電壓而產(chǎn)生第一預(yù)設(shè)電壓。第二運(yùn)算放大器的正輸入端耦接延遲單元以接收判斷電壓，第二運(yùn)算放大器的負(fù)輸入端耦接第三電阻與第四電阻的共同接點(diǎn)，第二運(yùn)算放大器的輸出端透過第五電阻耦接至第一 PMOS晶體管的柵極。在本發(fā)明的一實(shí)施例中，上述的第三比較單元包括第六電阻、第七電阻與第三運(yùn)算放大器。第六電阻與第七電阻串接于系統(tǒng)電壓與接地之間，以分壓系統(tǒng)電壓而產(chǎn)生第二預(yù)設(shè)電壓。第三運(yùn)算放大器的正輸入端耦接第六電阻與第七電阻的共同接點(diǎn)，第三運(yùn)算放大器的負(fù)輸入端耦接判斷電壓，第三運(yùn)算放大器的輸出端透過第八電阻耦接至第三PMOS 晶體管的柵極。在本發(fā)明的一實(shí)施例中，上述的參考電壓等于第一預(yù)設(shè)電壓。基于上述，本發(fā)明利用控制單元所產(chǎn)生的判斷電壓與第一預(yù)設(shè)電壓、第二預(yù)設(shè)電壓的比較結(jié)果，來預(yù)先對待機(jī)電壓的電源端進(jìn)行放電，并對電源端進(jìn)行供電，以使供應(yīng)計(jì)算機(jī)主板上芯片的待機(jī)電壓達(dá)到完全放電后再被供電，避免待機(jī)電壓的殘存電壓使主板中與待機(jī)電壓相關(guān)的元件產(chǎn)生異?，F(xiàn)象。
為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合附圖作詳細(xì)說明如下。


圖1是依照本發(fā)明一實(shí)施例的計(jì)算機(jī)的電源模塊系統(tǒng)圖。圖2是依照本發(fā)明另一實(shí)施例的電源控制電路的方塊圖。圖3是依照本發(fā)明另一實(shí)施例的電源控制電路的方塊圖。圖4是依照圖3實(shí)施例的電源控制電路的電壓變化時(shí)序圖。
具體實(shí)施例方式下面將參考附圖詳細(xì)闡述本發(fā)明的實(shí)施例，附圖舉例說明了本發(fā)明的示范實(shí)施例，其中相同標(biāo)號指示同樣或相似的元件。在筆記本計(jì)算機(jī)中，其電源模塊或電源供應(yīng)器會(huì)將交流電源或電池電源轉(zhuǎn)換為各種系統(tǒng)電壓，例如3V、5V、12V等，其中系統(tǒng)電壓包括待機(jī)電壓，例如SB3V、SB5V等可供主板上的電路或南橋芯片使用。由于待機(jī)電壓SB3V、SB5V若是放電不完全會(huì)影響后端的系統(tǒng)正常運(yùn)作，造成南橋芯片誤作動(dòng)等問題產(chǎn)生。因此，本實(shí)施例的電源控制電路針對各種系統(tǒng)電壓可能在關(guān)機(jī)后產(chǎn)生放電不完全而影響系統(tǒng)正常運(yùn)作的問題提出解決方式。請參照圖1，圖1是依照本發(fā)明一實(shí)施例的計(jì)算機(jī)的電源模塊系統(tǒng)圖。電源模塊包括電源轉(zhuǎn)接器(adapter) 108、第一電壓轉(zhuǎn)換電路110、電源控制電路100、第二電壓轉(zhuǎn)換器112。電源轉(zhuǎn)接器108用來傳送電壓源至第一電壓轉(zhuǎn)換電路110，第一電壓轉(zhuǎn)換電路110 會(huì)將電源轉(zhuǎn)換系統(tǒng)電壓SB5V-IN，然后再轉(zhuǎn)換為系統(tǒng)所需的待機(jī)電壓SB5V與SB3V，輸出待機(jī)電壓SB5V的端點(diǎn)稱為第一電源端OUTl，而輸出待機(jī)電壓SB3V稱為第二電源端0UT2。其中，待機(jī)電壓SB3V可經(jīng)由第二電壓轉(zhuǎn)換電路112對待機(jī)電壓SB5V分壓而得。電源控制電路100整合于電源模塊系統(tǒng)中，用來對第一電源端0UT1、第二電源端0UT2進(jìn)行供電與放電等操作，以防止待機(jī)電壓SB3V、SB5V在關(guān)機(jī)后產(chǎn)生放電不完全的問題。電源控制電路100包括控制單元102、第一放電開關(guān)單元104、第二放電開關(guān)單元 116與供電開關(guān)單元106。第一放電開關(guān)單元104耦接于第一電源端OUTl與一接地GND之間，第二放電開關(guān)單元116耦接于第二電源端0UT2與一接地GND之間。供電開關(guān)單元106 耦接于系統(tǒng)電壓SB5V-IN與第一電源端OUTl之間?？刂茊卧?02耦接第一放電開關(guān)單元 104、第二放電開關(guān)單元116與供電開關(guān)單元106，并根據(jù)系統(tǒng)電壓SB5V-IN的變化來控制第一放電開關(guān)單元104、第二放電開關(guān)單元116與供電開關(guān)單元106的導(dǎo)通狀態(tài)?？刂茊卧?02會(huì)先延遲系統(tǒng)電壓SB5V-IN以產(chǎn)生一判斷電壓VE。當(dāng)判斷電壓VE 小于一第一預(yù)設(shè)電壓時(shí)，控制單元102導(dǎo)通第一放電開關(guān)單元104與第二放電開關(guān)單元116 以對第一電源端OUTl與第二電源端0UT2進(jìn)行放電。當(dāng)判斷電壓VE大于第一預(yù)設(shè)電壓(例如3V)時(shí)，控制單元102會(huì)關(guān)閉第一放電開關(guān)單元104與第二放電開關(guān)單元116。當(dāng)判斷電壓VE大于一第二預(yù)設(shè)電壓(例如4V)時(shí)，控制單元會(huì)導(dǎo)通供電開關(guān)單元106以對第一電源端OUTl進(jìn)行供電。電源模塊即根據(jù)系統(tǒng)電壓SB5V-IN產(chǎn)生對應(yīng)的電壓給主機(jī)系統(tǒng)使用。通過上述的放電流程，可使主機(jī)系統(tǒng)114中的芯片(例如南橋)所接收的待機(jī)電壓SB5V或SB3V達(dá)到完全放電，避免待機(jī)電壓上的殘存電壓使主機(jī)系統(tǒng)114中的相關(guān)元件產(chǎn)生異?，F(xiàn)象。例如主機(jī)系統(tǒng)114的CMOS時(shí)間不預(yù)期地被清除。其中，第二預(yù)設(shè)電壓大于第一預(yù)設(shè)電壓。也就是說，在系統(tǒng)電壓SB5V-IN上升的過程中，電源控制電路100會(huì)先通過第一放電開關(guān)單元104、第二放電開關(guān)單元116對第一電源端OUTl與第二電源端0UT2進(jìn)行放電，并在系統(tǒng)電壓SB5V-IN達(dá)到第一預(yù)設(shè)電壓時(shí)停止放電；然后在系統(tǒng)電壓SB5V-IN大于第二預(yù)設(shè)電壓時(shí)才通過供電開關(guān)單元106對第一電源端OUTl與第二電源端0UT2進(jìn)行充電以拉高待機(jī)電壓SB5V或SB3V的電壓值。值得注意的是，上述以待機(jī)電壓SB5V、SB3V的輸出端為例來說明本實(shí)施例的技術(shù)手段，然本實(shí)施例并不受限于待機(jī)電壓SB5V、SB3V的輸出端，也可以單純使用在待機(jī)電壓 SB5V的輸出端或待機(jī)電壓SB3V的輸出端，只要選用對應(yīng)的放電開關(guān)單元即可適用于某一組待機(jī)電壓的輸出端；也可以應(yīng)用于其它電源端，且所應(yīng)用的輸出端個(gè)數(shù)亦不受限，只要增加對應(yīng)的放電開關(guān)單元即可適用于多組待機(jī)電壓的輸出端，使其完全放電后再拉高其電壓值。接下來，進(jìn)一步說明電源控制電路，請參照圖2，圖2是依照本發(fā)明另一實(shí)施例的電源控制電路的方塊圖。電源控制電路100包括控制單元102、第一放電開關(guān)104、第二放電開關(guān)116與供電開關(guān)單元106，其中控制單元102更包括一第一比較單元202、一第二比較單元204、一第三比較單元206、一延遲單元210以及一推拉電路208。第一比較單元202 耦接于推拉電路208，延遲單元210耦接于推拉電路208與第二比較單元204、第三比較單元206之間。第一比較單元202耦接于系統(tǒng)電壓SB5V-IN與接地GND之間，并根據(jù)系統(tǒng)電壓 SB5V-IN的變化控制推拉電路208的輸出。當(dāng)系統(tǒng)電壓SB5V-IN大于一參考電壓時(shí)，系統(tǒng)電壓SB5V-IN經(jīng)由推拉電路208輸出至后端的延遲單元210。延遲單元210耦接推拉電路 208的輸出端，用來延遲推拉電路208所輸出的系統(tǒng)電壓SB5V-IN以產(chǎn)生判斷電壓VE。延遲單元210的延遲時(shí)間可依照設(shè)計(jì)需求而定，例如0. 5杪，延遲單元210的電路結(jié)構(gòu)則例如是RC延遲電路結(jié)構(gòu)。第二比較單元204會(huì)根據(jù)判斷電壓VE的電壓變化來控制第一放電開關(guān)104與第二放電開關(guān)116的導(dǎo)通與否，第三比較單元206則判斷電壓VE的電壓變化來控制供電開關(guān)106的導(dǎo)通與否。當(dāng)判斷電壓VE小于第一預(yù)設(shè)電壓時(shí)，第二比較單元204會(huì)導(dǎo)通第一放電開關(guān)單元 104與第二放電開關(guān)單元116，以分別對第一電源端OUTl和第二電源端0UT2進(jìn)行放電。當(dāng)判斷電壓VE大于第一預(yù)設(shè)電壓時(shí)，第二比較單元204會(huì)關(guān)閉第一放電開關(guān)單元104與第二放電開關(guān)單元116。當(dāng)判斷電壓VE繼續(xù)上升而大于第二預(yù)設(shè)電壓時(shí)，第三比較單元206會(huì)導(dǎo)通供電開關(guān)單元106，讓系統(tǒng)電壓SB5V-IN對第一電源端SB5V與第二電源端SB3V進(jìn)行供電以提供給后端的系統(tǒng)，如南橋使用。其中，第二預(yù)設(shè)電壓大于第一預(yù)設(shè)電壓。也就是說， 電源控制電路100會(huì)先對第一電源端OUTl與第二電源端0UT2進(jìn)行放電，然后再拉升其電壓值。接下來，進(jìn)一步說明上述電源控制電路100中的電路結(jié)構(gòu)，請參照圖3是依照本實(shí)施例的電源控制電路的電路圖。圖4是依照圖3實(shí)施例的電源控制電路的電壓變化時(shí)序圖。請同時(shí)參照圖3與圖4，第一比較單元202包括電阻R1、R2與運(yùn)算放大器302。其中電阻Rl、R2串接于一電池電壓VBAT與接地GND之間，用以分壓電池電壓VBAT以于電阻R1、 R2的共同接點(diǎn)上產(chǎn)生上述參考電壓。電池電壓VBAT例如是主板上的電池電壓，而參考電壓
7例如是3V。運(yùn)算放大器302的正、負(fù)輸入端分別耦接系統(tǒng)電壓SB5V-IN與參考電壓(3V)， 用以比較系統(tǒng)電壓SB5V-IN與參考電壓的大小。 ￠, 208 ^ NMOS (N channel metal oxide semiconductor transistor, NMOS)晶體管Ml 與PM0S(P channel metal oxide semiconductor transistor,簡稱PM0S) 晶體管Ql串接組成，其柵極皆連接于運(yùn)算比較器302的輸出。延遲單元210由電阻R9、電容C與二極管Dl組成，電阻R9與電容C串聯(lián)耦接于推拉電路208的輸出與接地GND之間， 二極管Dl與電阻R9并聯(lián)。其中，電阻R9與電容C的共享接點(diǎn)輸出判斷電壓VE。延遲單元 210主要是通過RC電路來延遲推拉電路208所輸出的系統(tǒng)電壓SB5C-IN，藉此讓后端的第一電源端OUTl與第二電源端0UT2在電源連接器突然插拔的情況下有更長的時(shí)間可以進(jìn)行放電。第二比較單元204由電阻R3、R4與運(yùn)算放大器304所組成，電阻R3、R4串聯(lián)耦接于電池電壓VBAT與接地GND之間，其共享接點(diǎn)產(chǎn)生第一預(yù)設(shè)電壓，本實(shí)施例設(shè)定為3V。運(yùn)算放大器304的正輸入端耦接于判斷電壓VE，負(fù)輸入端耦接于電阻R3、R4的共享接點(diǎn)以接收第一預(yù)設(shè)電壓。運(yùn)算放大器304的輸出經(jīng)由電阻R5耦接于PMOS晶體管Q2與Q3的柵極。 第三比較單元206由電阻R6、R7與運(yùn)算放大器306所組成，電阻R6、R7串聯(lián)耦接于電池電壓VBAT與接地GND之間，其共享接點(diǎn)產(chǎn)生第二預(yù)設(shè)電壓，本實(shí)施例設(shè)定為4V。運(yùn)算放大器 306的負(fù)輸入端耦接于判斷電壓VE，正輸入端耦接于電阻R6、R7的共享接點(diǎn)以接收第二預(yù)設(shè)電壓。運(yùn)算放大器306的輸出經(jīng)由電阻R8耦接于PMOS晶體管Q4的柵極。第一放電開關(guān)單元104包括假負(fù)載SRl與PMOS晶體管Q2，假負(fù)載SRl與PMOS晶體管Q2串聯(lián)耦接于第一電源端OUTl與接地GND之間，PMOS晶體管Q2的柵極則透過電阻R5 耦接于運(yùn)算放大器304的輸出。第二放電開關(guān)單元116包括假負(fù)載SR2與PMOS晶體管Q3， 假負(fù)載SR2與PMOS晶體管Q3串聯(lián)耦接于第二電源端0UT2與接地GND之間，PMOS晶體管 Q3的柵極則透過電阻R5耦接于運(yùn)算放大器304的輸出。供電開關(guān)單元106由PMOS晶體管 Q4構(gòu)成，其PMOS晶體管Q4的源極與漏極耦接于系統(tǒng)電壓SB5V-IN與第一電源端OUTl (待機(jī)電壓SB5V的輸出端)，PM0S晶體管Q4的柵極則透過電阻R8耦接于運(yùn)算放大器306的輸出ο接下來，進(jìn)一步說明電源控制電路100的電路作動(dòng)方式，請同時(shí)參照圖4，當(dāng)系統(tǒng)接收到電源時(shí)，系統(tǒng)電壓SB5V-IN會(huì)開始上升，當(dāng)系統(tǒng)電壓SB5V-IN大于3伏的參考電壓時(shí)，運(yùn)算放大器302的輸出會(huì)導(dǎo)通NMOS晶體管M1，讓推拉電路208的輸出隨系統(tǒng)電壓 SB5V-IN上升，可視為將系統(tǒng)電壓SB5V-IN輸出至延遲單元210。延遲單元210會(huì)延遲系統(tǒng)電壓SB5V-IN約一段時(shí)間后(0. 5秒)輸出判斷電壓VE。因此，判斷電壓VE的電壓上升曲線較系統(tǒng)電壓SB5V-IN延遲約0. 5秒，如圖4所示。第二比較單元204根據(jù)判斷電壓VE的變化來決定PMOS晶體管Q2、Q3的導(dǎo)通與否，當(dāng)判斷電壓VE小于第一預(yù)設(shè)電壓(本實(shí)施例設(shè)定為3V)時(shí)，運(yùn)算放大器304輸出低電位以導(dǎo)通PMOS晶體管Q2、Q3，此時(shí)第一電源端OUTl與第二電源端0UT2可對地進(jìn)行放電。 當(dāng)判斷電壓VE大于第一預(yù)設(shè)電壓(本實(shí)施例設(shè)定為3V)時(shí)，運(yùn)算放大器304輸出高電位以關(guān)閉PMOS晶體管Q2、Q3，此時(shí)已經(jīng)完成放電動(dòng)作。第三比較單元204根據(jù)判斷電壓VE的變化來決定PMOS晶體管Q4的導(dǎo)通與否，當(dāng)判斷電壓VE大于第二預(yù)設(shè)電壓(本實(shí)施例設(shè)定為4V)時(shí)，運(yùn)算放大器304輸出低電位以導(dǎo)通PMOS晶體管Q4，此時(shí)系統(tǒng)電壓SB5V-IN會(huì)被導(dǎo)通至第一電源端OUTl以產(chǎn)生待機(jī)電壓 SB5V。由于待機(jī)電壓SB3V是由待機(jī)電壓SB5V轉(zhuǎn)換而得，因此待機(jī)電壓SB3V也會(huì)隨待機(jī)電壓SB5V上升而上升至對應(yīng)的電壓值。由上述可知，第二比較單元204會(huì)在系統(tǒng)電壓SB5V-IN上升至第一預(yù)設(shè)電壓前對第一電源端OUTl與第二電源端0UT2進(jìn)行放電，避免錯(cuò)誤的電壓電平造成后端的系統(tǒng)芯片誤作動(dòng)。在系統(tǒng)電壓SB5V-IN上升至第二預(yù)設(shè)電壓后，第三比較單元204會(huì)導(dǎo)通充電開關(guān)單元106，讓電源模塊正常作動(dòng)以產(chǎn)生待機(jī)電壓SB5V、SB3V。經(jīng)由上述放電程序，本實(shí)施例的電壓控制電路100可加速電源端的放電，避免錯(cuò)誤的電壓位準(zhǔn)影響系統(tǒng)芯片的正常作動(dòng)。此外，由于在判斷電壓VE上升到第二預(yù)設(shè)電壓之前，PMOS晶體管Q4是處于關(guān)閉狀態(tài)，待機(jī)電壓SB5V、SB3V不會(huì)隨系統(tǒng)電壓SB5V-IN升高。因此可減少待機(jī)電壓SB5V、SB3V 的負(fù)載在系統(tǒng)電壓SB5V-IN上升期間中所造成的功率消耗。也就是說，可減少在開機(jī)過程中所造成的功率消耗。綜上所述，本發(fā)明利用控制單元所產(chǎn)生的判斷電壓與第一預(yù)設(shè)電壓的比較結(jié)果， 來預(yù)先對待機(jī)電壓的電源端進(jìn)行放電，并利用判斷電壓和第二預(yù)設(shè)電壓的比較結(jié)果，來對電源端進(jìn)行供電，以使供應(yīng)計(jì)算機(jī)主板上芯片的待機(jī)電壓達(dá)到完全放電后再被供電，避免待機(jī)電壓的殘存電壓使主板中與待機(jī)電壓相關(guān)的元件產(chǎn)生異常現(xiàn)象。雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤飾，故本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求所界定的為準(zhǔn)。
權(quán)利要求
1.一種電源控制電路，適用于一主板，所述電源控制電路包括 一第一放電開關(guān)單元，耦接于一第一電源端與一接地之間；一供電開關(guān)單元，耦接于一系統(tǒng)電壓與所述第一電源端之間；以及一控制單元，耦接于所述第一放電開關(guān)單元與所述供電開關(guān)單元，并根據(jù)所述系統(tǒng)電壓的電壓變化控制所述第一放電開關(guān)單元與所述供電開關(guān)單元；其中，所述控制單元延遲所述系統(tǒng)電壓以產(chǎn)生一判斷電壓，當(dāng)所述判斷電壓小于一第一預(yù)設(shè)電壓時(shí)，所述控制單元導(dǎo)通所述第一放電開關(guān)單元以對所述第一電源端進(jìn)行放電， 當(dāng)所述判斷電壓大于一第二預(yù)設(shè)電壓時(shí)，所述控制單元導(dǎo)通所述供電開關(guān)單元以對所述第一電源端進(jìn)行供電，其中所述第二預(yù)設(shè)電壓大于所述第一預(yù)設(shè)電壓。
2.如權(quán)利要求1所述的電源控制電路，其特征在于，所述第一放電開關(guān)單元包括 一第一假負(fù)載，耦接所述第一電源端；以及一第一 PMOS晶體管，其源極端與漏極端分別耦接所述第一假負(fù)載與所述接地，所述第一PMOS晶體管的柵極耦接于所述控制單元。
3.如權(quán)利要求1所述的電源控制電路，其特征在于，更包括一第二放電開關(guān)單元，耦接于所述第二電源端與所述接地之間，并受控于所述控制單元，當(dāng)所述判斷電壓小于所述第一預(yù)設(shè)電壓時(shí)，所述控制單元導(dǎo)通所述第二放電開關(guān)單元以對所述第二電源端進(jìn)行放電，當(dāng)所述判斷電壓大于所述第一預(yù)設(shè)電壓時(shí)，所述控制單元關(guān)閉所述第二放電開關(guān)單元。
4.如權(quán)利要求3所述的電源控制電路，其特征在于，所述第二放電開關(guān)單元包括 一第二假負(fù)載，耦接所述第二電源端；以及一第二 PMOS晶體管，其源極端與漏極端分別耦接所述第二假負(fù)載與所述接地，所述第二PMOS晶體管的柵極耦接于所述控制單元。
5.如權(quán)利要求1所述的電源控制電路，其特征在于，所述供電開關(guān)單元包括 一第三PMOS晶體管，其源極端與漏極端分別耦接所述系統(tǒng)電壓與所述第一電源端，所述第三PMOS晶體管的柵極耦接于所述控制單元。
6.如權(quán)利要求1所述的電源控制電路，其特征在于，當(dāng)所述判斷電壓大于所述第一預(yù)設(shè)電壓時(shí)，所述控制單元關(guān)閉所述第一放電開關(guān)單元。
7.如權(quán)利要求1所述的電源控制電路，其特征在于，所述控制單元包括 一第一比較單元，用以比較所述系統(tǒng)電壓與一參考電壓；一推拉電路，耦接于所述第一比較單元與所述系統(tǒng)電壓，當(dāng)所述系統(tǒng)電壓大于與所述參考電壓，所述推拉電路輸出所述系統(tǒng)電壓；一延遲單元，耦接于所述推拉電路的輸出，用以延遲所述系統(tǒng)電壓以產(chǎn)生所述判斷電壓；一第二比較單元，耦接所述延遲單元與所述第一放電開關(guān)單元，根據(jù)所述判斷電壓與所述第一預(yù)設(shè)電壓的比較結(jié)果控制所述第一放電開關(guān)單元；以及一第三比較單元，耦接于接所述延遲單元與所述供電開關(guān)單元，根據(jù)所述判斷電壓與所述第二預(yù)設(shè)電壓的比較結(jié)果控制所述供電開關(guān)單元。
8.如權(quán)利要求7所述的電源控制電路，其特征在于，所述第一比較單元包括 一第一電阻；一第二電阻，與所述第一電阻串接于一電池電壓與所述接地之間，以分壓所述電池電壓而產(chǎn)生所述參考電壓；以及一第一運(yùn)算放大器，其正輸入端耦接所述系統(tǒng)電壓，其負(fù)輸入端耦接所述第一電阻與所述第二電阻的共同接點(diǎn)。
9.如權(quán)利要求8所述的電源控制電路，其特征在于，所述推拉電路包括一 NMOS晶體管，其漏極端耦接所述系統(tǒng)電壓，其柵極端耦接至所述第一運(yùn)算放大器的輸出端，其源極端作為所述推拉電路的輸出端而耦接所述延遲單元；以及一第四PMOS晶體管，其源極端耦接所述NMOS晶體管的源極端，所述第四PMOS晶體管的漏極端耦接所述接地，所述第四PMOS晶體管的柵極耦接至所述第一運(yùn)算放大器的輸出端。
10.如權(quán)利要求7所述的電源控制電路，其特征在于，所述延遲單元包括 一電阻，所述電阻的一端耦接于所述推拉電路的輸出；以及一電容，耦接于所述電阻的另一端與所述接地之間。
11.如權(quán)利要求10所述的電源控制電路，其特征在于，所述延遲單元更包括一二極管，所述二極管的陽極端耦接所述電阻與所述電容的共同接點(diǎn)，所述二極管的陰極端耦接所述推拉電路的輸出。
12.如權(quán)利要求7所述的電源控制電路，其特征在于，所述第二比較單元包括 一第三電阻；一第四電阻，與所述第三電阻串接于所述電池電壓與所述接地之間，以分壓所述電池電壓而產(chǎn)生所述第一預(yù)設(shè)電壓；以及一第二運(yùn)算放大器，所述第二運(yùn)算放大器的正輸入端耦接所述延遲單元以接收所述判斷電壓，所述第二運(yùn)算放大器的負(fù)輸入端耦接所述第三電阻與所述第四電阻的共同接點(diǎn)， 所述第二運(yùn)算放大器的輸出端透過一第五電阻耦接至所述第一 PMOS晶體管的柵極。
13.如權(quán)利要求7所述的電源控制電路，其特征在于，所述第三比較單元包括 一第六電阻；一第七電阻，與所述第六電阻串接于所述系統(tǒng)電壓與所述接地之間，以分壓所述系統(tǒng)電壓而產(chǎn)生所述第二預(yù)設(shè)電壓；以及一第三運(yùn)算放大器，所述第三運(yùn)算放大器的正輸入端耦接所述第六電阻與所述第七電阻的共同接點(diǎn)，所述第三運(yùn)算放大器的負(fù)輸入端耦接所述判斷電壓，所述第三運(yùn)算放大器的輸出端透過一第八電阻耦接至所述第三PMOS晶體管的柵極。
14.如權(quán)利要求7所述的電源控制電路，其特征在于，所述參考電壓等于所述第一預(yù)設(shè)電壓。
全文摘要
本發(fā)明公開了一種主板的電源控制電路，包括第一放電開關(guān)單元、供電開關(guān)單元以及控制單元?？刂茊卧舆t系統(tǒng)電壓以產(chǎn)生判斷電壓，當(dāng)判斷電壓小于第一預(yù)設(shè)電壓時(shí)，控制單元導(dǎo)通第一放電開關(guān)單元以對第一電源端進(jìn)行放電，當(dāng)判斷電壓大于第二預(yù)設(shè)電壓時(shí)，控制單元導(dǎo)通供電開關(guān)單元以對第一電源端進(jìn)行供電，其中第二預(yù)設(shè)電壓大于第一預(yù)設(shè)電壓。
文檔編號G06F1/26GK102346529SQ201010249798
公開日2012年2月8日 申請日期2010年8月3日 優(yōu)先權(quán)日2010年8月3日
發(fā)明者沈英至, 王明偉, 黃明梓 申請人:環(huán)旭電子股份有限公司, 環(huán)鴻科技股份有限公司