專利名稱：在多模總線的多引腳傳輸數(shù)據(jù)的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及串行外設(shè)接口(SPI)總線，其具有數(shù)據(jù)輸出引腳以及數(shù)據(jù)輸入引腳。
背景技術(shù)：
例如串行外設(shè)接口的串行接口比并行接口傳統(tǒng)上具有一優(yōu)點(diǎn)，即串行外設(shè)接口具 有較簡(jiǎn)單的連接方式。此外，隨著時(shí)鐘速度日益增加，并行接口在傳輸速度上的優(yōu)點(diǎn)也變得 越來(lái)越不重要。然而，在速度與簡(jiǎn)易性皆很重要的應(yīng)用中，仍是希望能繼續(xù)使用標(biāo)準(zhǔn)的串行 外設(shè)接口(SPI)總線，而同時(shí)又能增加其傳輸速度。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的在于提供一種集成電路，其具有在集成電路與另一集成電路之 間傳輸數(shù)據(jù)的總線。此總線具有多個(gè)引腳以及多個(gè)操作模式。此引腳包含第一數(shù)據(jù)通訊引 腳，以在該總線上進(jìn)行通訊、第二數(shù)據(jù)通訊引腳，以在該總線上進(jìn)行通訊、芯片選擇引腳，以 指示在該集成電路與另一集成電路之間是否正在進(jìn)行通訊、以及時(shí)鐘引腳用以在該總線上 提供時(shí)鐘。此選擇性操作模式，包含第一模式，在其中該第一數(shù)據(jù)通訊引腳與該第二數(shù)據(jù)通 訊引腳以相反方向在該集成電路與另一集成電路之間進(jìn)行通訊，以及第二模式，在其中該 第一數(shù)據(jù)通訊引腳與該第二數(shù)據(jù)通訊引腳以相同方向在該集成電路與另一集成電路之間 進(jìn)行通訊，其中，該第一數(shù)據(jù)通訊引腳還接受一用以切換第二模式的指令，第一模式與第二 模式包含相同的指令集。因?yàn)榇送ㄓ嵾x擇性地發(fā)生，所以此操作模式包含至少第一及第二操作模式。在許 多實(shí)施例中，在至少一個(gè)操作模式(例如第一操作模式或是第二操作模式)，此數(shù)據(jù)通訊引 腳以自該集成電路至另一集成電路，及/或自另一集成電路至該集成電路的方向進(jìn)行數(shù)據(jù) 通訊。在某些實(shí)施例中，此總線使用多余周期以補(bǔ)償另一集成電路的延遲。在某些實(shí)施 例中，此總線根據(jù)串行外設(shè)接口標(biāo)準(zhǔn)。在不同的實(shí)施例中，此集成電路是主集成電路或是從集成電路。在某些主集成電路的實(shí)施例中，多個(gè)引腳包括多個(gè)芯片選擇引腳，每一該多個(gè)芯 片選擇引腳指示在該主集成電路與一個(gè)別的從集成電路之間是否正在進(jìn)行通訊。在某些從集成電路的實(shí)施例中，該芯片選擇引腳指示在該主集成電路與該從集成 電路之間是否正在進(jìn)行通訊。
在某些實(shí)施例中，此集成電路還包含存儲(chǔ)器中。本發(fā)明的另一目的在于提供一種在一集成電路與另一集成電路之間進(jìn)行數(shù)據(jù)傳 輸?shù)姆椒?，包含下列步驟經(jīng)由時(shí)鐘引腳提供時(shí)鐘給在該集成電路與另一集成電路之間傳輸數(shù)據(jù)的總線。傳輸芯片選擇信號(hào)以指示在該集成電路與另一集成電路之間是否正在進(jìn)行數(shù)據(jù) 傳輸。選擇性地在多個(gè)模式之一傳輸該數(shù)據(jù)，該多個(gè)模式至少包含第一模式及第二模 式；其中在該第一模式中第一數(shù)據(jù)傳輸引腳與第二數(shù)據(jù)傳輸引腳以相反方向在該集成電路 與另一集成電路之間進(jìn)行傳輸；且在該第二模式中該第一數(shù)據(jù)傳輸引腳與該第二數(shù)據(jù)傳輸 引腳以相同方向在該集成電路與另一集成電路之間進(jìn)行傳輸，其中，該第一數(shù)據(jù)傳輸引腳 還接受一用以切換第二模式的指令，第一模式與第二模式包含相同的指令集。其他的實(shí)施例在下文中描述。本發(fā)明的又一目的在于提供一種在集成電路之間進(jìn)行數(shù)據(jù)傳輸?shù)难b置，包含時(shí)鐘功能裝置，以提供時(shí)鐘給在一集成電路與另一集成電路之間傳輸數(shù)據(jù)的總 線。傳輸芯片選擇信號(hào)功能裝置，以指示在該集成電路與另一集成電路之間是否正在 進(jìn)行數(shù)據(jù)傳輸。選擇性地在至少包含第一模式及第二模式中的一個(gè)傳輸數(shù)據(jù)功能裝置，其中在該 第一模式中第一數(shù)據(jù)傳輸引腳與第二數(shù)據(jù)傳輸引腳以相反方向在該集成電路與另一集成 電路之間進(jìn)行傳輸；且在該第二模式中該第一數(shù)據(jù)傳輸引腳與該第二數(shù)據(jù)傳輸引腳以相同 方向在該集成電路與另一集成電路之間進(jìn)行傳輸，其中，該第一數(shù)據(jù)傳輸引腳還接受一用 以切換第二模式的指令，第一模式與第二模式包含相同的指令集。其他的實(shí)施例在下文描述，例如此總線根據(jù)串行外設(shè)接口標(biāo)準(zhǔn)。


圖1示出根據(jù)本發(fā)明的一實(shí)施例的具有主及從集成電路的串行外設(shè)接口(SPI)配置。圖2為串行外設(shè)接口(SPI)集成電路的讀取時(shí)鐘示意圖，其具有許多多余周期以 補(bǔ)償從集成電路的延遲。圖3為串行外設(shè)接口(SPI)集成電路的讀取時(shí)鐘示意圖，其具有比圖2更多的多 余周期以補(bǔ)償從集成電路的較長(zhǎng)延遲。圖4為串行外設(shè)接口(SPI)集成電路的操作模式流程圖，其使用單一引腳來(lái)傳輸 數(shù)據(jù)。圖5為串行外設(shè)接口(SPI)集成電路的操作模式流程圖，其使用多個(gè)引腳來(lái)傳輸 數(shù)據(jù)。圖6為串行外設(shè)接口(SPI)集成電路的傳送數(shù)據(jù)的時(shí)鐘示意圖，其使用多個(gè)引腳 以及兩倍速(DDR)傳送數(shù)據(jù)。圖7為串行外設(shè)接口(SPI)集成電路的傳送數(shù)據(jù)的時(shí)鐘示意圖，其使用多個(gè)引腳 以及僅在主從之間的一個(gè)方向上利用兩倍速(DDR)傳送數(shù)據(jù)。
圖8為串行外設(shè)接口(SPI)集成電路的傳送數(shù)據(jù)的時(shí)鐘示意圖，其使用多個(gè)引腳 以及僅在主從之間的一個(gè)方向上利用兩倍速率(DDR)傳送數(shù)據(jù)，具體而言是與圖7相反的 方向。圖9為根據(jù)本發(fā)明一實(shí)施例的包含非易失存儲(chǔ)陣列的串行外設(shè)接口(SPI)集成電 路的示例框圖主要元件符號(hào)說(shuō)明110主集成電路100、101、102 從集成電路CS#芯片選擇SCK串行時(shí)鐘MSI主數(shù)據(jù)輸入SI從數(shù)據(jù)輸入SO從數(shù)據(jù)輸出10輸入及輸出引腳900非易失存儲(chǔ)陣列901列解碼器902字線903行解碼器904位線905總線907數(shù)據(jù)總線906感應(yīng)放大器/數(shù)據(jù)輸入結(jié)構(gòu)908偏壓安排供應(yīng)電壓909偏壓安排狀態(tài)機(jī)911數(shù)據(jù)輸入線915 數(shù)據(jù)輸出線950 集成電路
具體實(shí)施例方式圖1為具有主與從集成電路實(shí)施例的串行外設(shè)接口(SPI)配置示意圖。串行外設(shè)接口(SPI)總線是串行接口，具有以下的信號(hào)串行時(shí)鐘(SCK)；主數(shù)據(jù) 輸出或從數(shù)據(jù)輸入(MD0/SI)；主數(shù)據(jù)輸入或從數(shù)據(jù)輸出(MDI/S0)；以及芯片選擇(CS#)。 許多串行外設(shè)接口(SPI)的實(shí)施例具有兩個(gè)配置位，時(shí)鐘極性(CP0L)及時(shí)鐘相位(CPHA)。 因?yàn)榇袝r(shí)鐘(SCK)具有獨(dú)立的時(shí)鐘信號(hào)，其是作為此串行外設(shè)接口(SPI)數(shù)據(jù)的專用時(shí) 鐘，所以此串行外設(shè)接口(SPI)是一個(gè)同步接口，即其不會(huì)將時(shí)鐘信號(hào)包含于數(shù)據(jù)流本身 之中。時(shí)鐘極性(CP0L)決定此位移時(shí)鐘閑置狀態(tài)是低電平(CP0L = 0)或是高電平 (CP0L = 1)。時(shí)鐘相位(CPHA)決定數(shù)據(jù)在哪一個(gè)時(shí)鐘沿被位移進(jìn)出(CPHA = 0時(shí)，M0/SI 數(shù)據(jù)在下降沿被位移出，而CPHA= 1時(shí)，M0/SI數(shù)據(jù)在上升沿被位移進(jìn)入)。因?yàn)槊恳晃痪哂袃蓚€(gè)狀態(tài)，如此可以允許四個(gè)不同的組合。兩個(gè)串行外設(shè)接口(SPI)元件使用相同的時(shí) 鐘極性與相位設(shè)定彼此互相通信。四個(gè)時(shí)鐘極性與相位設(shè)定中的兩個(gè)允許此串行外設(shè)接口(SPI)與不同的微帶線 元件通信，反之亦然。微帶線為串行外設(shè)接口(SPI)的子集，且其是串行外設(shè)接口(SPI)的 實(shí)施例。此微帶線協(xié)定具有以下的固定的時(shí)鐘極性與相位SI (數(shù)據(jù)位移進(jìn)入)在此串行 時(shí)鐘的上升沿被鎖定，且SO(數(shù)據(jù)位移出)在此串行時(shí)鐘的下降沿被改變。假如并沒(méi)有數(shù) 據(jù)被傳送，串行時(shí)鐘總是在低電平。串行外設(shè)接口(SPI)的一實(shí)施例修改SI和SO引腳以進(jìn)行更高速存取的操作。并 不再將輸入SI引腳僅專門(mén)作為指令/位址輸入，且不再僅將輸出SO引腳專門(mén)作為數(shù)據(jù)/ 狀態(tài)輸出，而是將SI和so引腳兩者同時(shí)作為輸入或是同時(shí)作為輸出。在指令/位址輸入 相位時(shí)，SI和so引腳兩者同時(shí)都作為輸入引腳且自主元件接收輸入數(shù)據(jù)。而在數(shù)據(jù)/狀 態(tài)輸出相位時(shí)，SI和SO引腳兩者同時(shí)都作為輸出引腳且傳送數(shù)據(jù)至主元件。因?yàn)榇薙I和 so弓丨腳可以被用作為輸入及輸出弓丨腳之用，在此處其被分別稱為SI/SI00和SI/SI01。在 此兩個(gè)輸入輸出引腳的情況下，此操作指令的效率與傳統(tǒng)僅使用輸入SI引腳作為指令/位 址輸入，而僅將輸出so引腳作為數(shù)據(jù)/狀態(tài)輸出相比，其具有效率增加為兩倍的優(yōu)點(diǎn)。圖1顯示串行外設(shè)接口(SPI)配置，其具有電連接至三個(gè)從集成電路元件100、101 和102的主集成電路元件110。此主元件110的芯片選擇引腳為CS#0、CS#1和CS#2，且分 別電連接至各別從元件100、101和102的芯片選擇引腳CS#。此主元件110的串行時(shí)鐘 (SCK)引腳電連接至從元件100,101和102的串行時(shí)鐘(SCK)引腳。此主元件110的SI/ SI00 (MSI/SI00))引腳電連接至從元件100,101和102的SI/SI00引腳。而此主元件110 的S0/SI01 (MSI/SI01)引腳電連接至從元件100、101和102的S0/SI01引腳。在此配置下， 此主集成電路元件的MSI00和MSI01引腳以及此從集成電路元件的SI/SI00和S0/SI01引 腳為雙向輸入/輸出引腳。在指令輸入相位時(shí)，MSI00和MSI01引腳作為主元件輸出引腳， 而此SI/SI00和S0/SI01引腳作為特定從元件的輸入。相反地，在數(shù)據(jù)輸出相位時(shí)，此SI/ SI00和S0/SI01引腳作為特定從元件的輸出引腳，而MSI00和MSI01引腳作為主元件輸入。圖2為串行外設(shè)接口(SPI)集成電路的讀取時(shí)鐘示意圖，其具有許多多余周期以 補(bǔ)償從集成電路的延遲。在元件選擇信號(hào)(CS#)在下降沿發(fā)出之后，8位指令被傳送且由SI引腳接收以使 能此兩個(gè)輸入/輸出引腳進(jìn)行相同方向的輸入輸出操作。此位址在串行時(shí)鐘(SCK)的上升 /下降沿被鎖定，且位址數(shù)據(jù)在每一次串行時(shí)鐘(SCK)的上升/下降沿位移兩個(gè)位，在兩個(gè) 輸入/輸出引腳，即SI/SI00和S0/SI01間交錯(cuò)進(jìn)行。此位址的第一和第二位由此主元件 的MSI00和MSI01引腳傳送，而由此從元件的SI/SI00和S0/SI01引腳同時(shí)接收。因此，位 址位經(jīng)由SI/SI00和S0/SI01引腳一次傳遞2位。位址位持續(xù)地被傳送與接收直到24位 位址傳送被完成為止。根據(jù)串行時(shí)鐘(SCK)的頻率，某些特定數(shù)目N = 0、0.5、1、1.5、2、2.5 等的多余周期可以在位址的最后一位與輸出數(shù)據(jù)的第一位之間被插入。此多余周期被用于 從元件的內(nèi)部運(yùn)作。例如在4位的多余周期被插入之后，此數(shù)據(jù)開(kāi)始于此多余周期結(jié)束之 后在串行時(shí)鐘(SCK)的上升/下降沿位移出來(lái)。此數(shù)據(jù)每一次由SI/SI00和S0/SI01引腳 位移出2位。此一位組的數(shù)據(jù)僅需4個(gè)時(shí)鐘上升/下降沿就可以被位移出。此2位輸出利 用此串行外設(shè)接口(SPI)總線兩個(gè)引腳所產(chǎn)生的高效率數(shù)據(jù)輸出的優(yōu)點(diǎn)。與較簡(jiǎn)單的串行外設(shè)接口(SPI)比較，此串行外設(shè)接口(SPI)具有兩倍數(shù)據(jù)輸出效率以及較短的位址位輸 入時(shí)間。高效率接口增加了系統(tǒng)存取時(shí)間效率，以及在從元件操作等待時(shí)改善了整體系統(tǒng) 性能。圖3為串行外設(shè)接口(SPI)集成電路的讀取時(shí)鐘示意圖，其具有比圖2更多的多 余周期以補(bǔ)償從集成電路的較長(zhǎng)延遲。圖中顯示具有8位假時(shí)鐘周期的數(shù)據(jù)傳輸。需要較大數(shù)目的多余周期以配合從元 件的內(nèi)部運(yùn)作，例如當(dāng)從元件的內(nèi)部運(yùn)作較慢時(shí)，或是當(dāng)此串行時(shí)鐘(SCK)的頻率高于利 用較少多余周期運(yùn)作的串行時(shí)鐘(SCK)時(shí)，例如圖2中所顯示的四個(gè)位多余周期。多余周 期的數(shù)目取決于串行時(shí)鐘(SCK)的頻率。在其他的實(shí)施例中，不同于8位的多余周期被使 用，例如超過(guò)8位或是少于8位。圖4為串行外設(shè)接口(SPI)集成電路的操作模式流程圖，其使用單一引腳(應(yīng)加 上即當(dāng)成1位執(zhí)行才與圖中相符)來(lái)傳輸數(shù)據(jù)。在步驟402，芯片選擇信號(hào)(CS#)為低電平。在步驟404，與此使用單一串行外設(shè) 接口(SPI)引腳來(lái)傳輸數(shù)據(jù)相關(guān)的讀取指令編程碼被送出。在步驟406，此24位位址被送 至單一引腳來(lái)傳輸數(shù)據(jù)。在步驟408，等待8位多余周期。在步驟410，數(shù)據(jù)被儲(chǔ)存于此單 一引腳傳輸數(shù)據(jù)所指定的位址。在步驟412，芯片選擇信號(hào)(CS#)變?yōu)楦唠娖?，這改變可以 隨時(shí)于步驟410中發(fā)生。圖5為串行外設(shè)接口(SPI)集成電路的操作模式流程圖，其使用多個(gè)引腳來(lái)傳輸 數(shù)據(jù)，且一定數(shù)目的多余周期于傳送位址之后和數(shù)據(jù)被儲(chǔ)存于此位址之前被插入。在步驟502，芯片選擇信號(hào)(CS#)為低電平。在步驟504，與此使用兩個(gè)串行外設(shè) 接口(SPI)引腳來(lái)傳輸數(shù)據(jù)相關(guān)的讀取指令編程碼被送出。在步驟506，此24位位址被交 錯(cuò)送至此兩個(gè)引腳來(lái)傳輸數(shù)據(jù)。在步驟508，等待N位2倍速假循環(huán)。在步驟510，數(shù)據(jù)被 儲(chǔ)存于此兩個(gè)引腳傳輸數(shù)據(jù)所指定的位址。在步驟512，芯片選擇信號(hào)(CS#)變?yōu)楦唠娖剑?此改變可以隨時(shí)于步驟510中發(fā)生。圖6為串行外設(shè)接口(SPI)集成電路的傳送數(shù)據(jù)的時(shí)鐘示意圖，其使用多個(gè)引腳 以及兩倍速(DDR)傳送數(shù)據(jù)。不論是自主集成電路傳送至從集成電路的位址，以及由此位址所儲(chǔ)存的回傳數(shù)據(jù) 自從集成電路回傳至主集成電路，兩者皆以兩倍速(DDR)傳輸。在兩個(gè)方向上，兩個(gè)引腳被 用來(lái)交錯(cuò)傳輸數(shù)據(jù)，因此增加了傳輸速度。在另一實(shí)施例中，使用單一引腳而不是兩個(gè)引腳 來(lái)傳輸數(shù)據(jù)。圖7為串行外設(shè)接口(SPI)集成電路的傳送數(shù)據(jù)的時(shí)鐘示意圖，其使用多個(gè)引腳 以及僅在主從之間的一個(gè)方向上利用兩倍速(DDR)傳送數(shù)據(jù)。自主集成電路傳送至從集成電路的位址并沒(méi)有以兩倍速(DDR)傳輸。而由此位址 所儲(chǔ)存的數(shù)據(jù)自從集成電路回傳至主集成電路，則是以兩倍速(DDR)傳輸。在兩個(gè)方向上， 兩個(gè)引腳被用來(lái)交錯(cuò)傳輸數(shù)據(jù)，因此增加了傳輸速度。在另一實(shí)施例中，使用單一引腳而不 是兩個(gè)引腳來(lái)傳輸數(shù)據(jù)。圖8為串行外設(shè)接口(SPI)集成電路的傳送數(shù)據(jù)的時(shí)鐘示意圖，其使用多個(gè)引腳 以及僅在主從之間的一個(gè)方向上利用兩倍速(DDR)傳送數(shù)據(jù)，具體而言是與圖7相反的方向。
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自主集成電路傳送至從集成電路的位址以兩倍速(DDR)傳輸。而由此位址所儲(chǔ)存 的數(shù)據(jù)自從集成電路回傳至主集成電路，則不是以兩倍速(DDR)傳輸。在兩個(gè)方向上，兩個(gè) 引腳被用來(lái)交錯(cuò)傳輸數(shù)據(jù)，因此增加了傳輸速度。在另一實(shí)施例中，使用單一引腳而不是兩 個(gè)引腳來(lái)傳輸數(shù)據(jù)。圖9為根據(jù)本發(fā)明一實(shí)施例的包含非易失存儲(chǔ)陣列的串行外設(shè)接口(SPI)集成電 路的示例框圖。此集成電路950包括在半導(dǎo)體襯底上使用電荷陷獲結(jié)構(gòu)非易失存儲(chǔ)單元，例如浮 動(dòng)?xùn)艠O、電荷陷獲或是電阻元件(如相變化)所構(gòu)成的存儲(chǔ)陣列900。此存儲(chǔ)單元陣列900 可以是單獨(dú)的存儲(chǔ)單元、交錯(cuò)形成陣列或是在多個(gè)陣列中交錯(cuò)。列解碼器901連接于在該 存儲(chǔ)陣列900中成列排列的多個(gè)字線902，行解碼器903連接至在該存儲(chǔ)陣列900中成行排 列的多條位線904。在總線905上提供位址到行解碼器903與列解碼器901。在塊906中 感測(cè)放大器與數(shù)據(jù)輸入結(jié)構(gòu)通過(guò)數(shù)據(jù)總線907而連接至該行解碼器903，通過(guò)該數(shù)據(jù)輸入 線911從在該集成電路950上的輸入/輸出端提供數(shù)據(jù)，或從其它在集成電路950內(nèi)部或 外部數(shù)據(jù)源提供數(shù)據(jù)到區(qū)塊906的數(shù)據(jù)輸入結(jié)構(gòu)。在區(qū)塊906中通過(guò)該數(shù)據(jù)輸出線915從 這些感測(cè)放大器提供數(shù)據(jù)至集成電路950上的輸入/輸出端，或提供數(shù)據(jù)至在集成電路950 內(nèi)部或外部的其他數(shù)據(jù)目的地。偏壓安排狀態(tài)機(jī)909控制偏壓安排供應(yīng)電壓908的應(yīng)用， 例如擦除確認(rèn)及編程確認(rèn)電壓，與編程、擦除和讀取此存儲(chǔ)單元的安排，例如具有兩倍速時(shí) 鐘及/或并行交錯(cuò)使用此兩個(gè)串行外設(shè)接口(SPI)傳輸引腳。在本發(fā)明已參考上述較佳實(shí)施例與例示公開(kāi)，需了解的是，這些實(shí)施例與例示僅 為例示性的而為非用以限制本發(fā)明，對(duì)于本領(lǐng)域的技術(shù)人員而言，可輕易地實(shí)現(xiàn)各種的修 改與結(jié)合，而這些修改與結(jié)合應(yīng)落于本發(fā)明的精神與及下列權(quán)利要求所限定的范圍中。
權(quán)利要求
一種集成電路，包含總線，用以在該集成電路與另一集成電路之間進(jìn)行通訊，包含多個(gè)引腳，包含第一數(shù)據(jù)通訊引腳，以在該總線上進(jìn)行通訊；第二數(shù)據(jù)通訊引腳，以在該總線上進(jìn)行通訊；芯片選擇引腳，以指示在該集成電路與另一集成電路之間是否正在進(jìn)行通訊；以及時(shí)鐘引腳；模式控制電路，以控制該第一數(shù)據(jù)通訊引腳與該第二數(shù)據(jù)通訊引腳以相同方向在該集成電路與另一集成電路之間進(jìn)行數(shù)據(jù)通訊，且只利用該第一數(shù)據(jù)通訊引腳與該第二數(shù)據(jù)通訊引腳其中之一進(jìn)行指令傳輸。
2.如權(quán)利要求1所述的集成電路，其中，該模式控制電路還控制該第一數(shù)據(jù)通訊引腳 與該第二數(shù)據(jù)通訊引腳以相反方向在該集成電路與另一集成電路之間進(jìn)行通訊。
3.如權(quán)利要求1所述的集成電路，其中，當(dāng)一個(gè)2倍速位址被交錯(cuò)送至第一和第二數(shù)據(jù) 通訊引腳來(lái)傳輸數(shù)據(jù)時(shí)，一個(gè)可調(diào)整的2N周期假循環(huán)(其中N是一整數(shù))可以使此總線在 一廣泛的頻率條件下進(jìn)行操作。
4.如權(quán)利要求1所述的集成電路，其中，該通訊包含指令、位址和數(shù)據(jù)這三者，且該三 者中至少之一是以時(shí)鐘的兩倍速進(jìn)行傳送。
5.一種在一集成電路與另一集成電路之間進(jìn)行數(shù)據(jù)傳輸?shù)姆椒?，包括?jīng)由時(shí)鐘引腳提供時(shí)鐘給在該集成電路與另一集成電路之間傳輸數(shù)據(jù)的總線；傳輸芯片選擇信號(hào)以指示在該集成電路與另一集成電路之間是否正在進(jìn)行數(shù)據(jù)傳輸；以及使第二模式中該第一數(shù)據(jù)傳輸引腳與該第二數(shù)據(jù)傳輸引腳以相同方向在該集成電路 與另一集成電路之間進(jìn)行數(shù)據(jù)傳輸，且只利用該第一數(shù)據(jù)傳輸引腳與該第二數(shù)據(jù)傳輸引腳 其中之一進(jìn)行指令傳輸。
6.如權(quán)利要求5所述的方法，其中，該第一數(shù)據(jù)傳輸引腳與第二數(shù)據(jù)傳輸引腳并可替 代性地以相反方向在該集成電路與另一集成電路之間進(jìn)行傳輸。
7.如權(quán)利要求5所述的方法，其中，當(dāng)一個(gè)2倍速位址被交錯(cuò)送至該第一和第二數(shù)據(jù)傳 輸引腳來(lái)傳輸數(shù)據(jù)時(shí)，一個(gè)可調(diào)整的2N周期假循環(huán)(其中N是一整數(shù))可以使此總線在一 廣泛的頻率條件下進(jìn)行操作。
8.如權(quán)利要求5所述的方法，其中，該傳輸包含指令、位址和數(shù)據(jù)這三者，且該三者中 至少之一是以時(shí)鐘的兩倍速進(jìn)行傳送。
9.一種在集成電路之間進(jìn)行數(shù)據(jù)傳輸?shù)难b置，包含時(shí)鐘功能裝置，以提供時(shí)鐘給在一集成電路與另一集成電路之間傳輸數(shù)據(jù)的總線；傳輸芯片選擇信號(hào)功能裝置，以指示在該集成電路與另一集成電路之間是否正在進(jìn)行 數(shù)據(jù)傳輸；以及傳輸控制裝置，使該第一數(shù)據(jù)傳輸引腳與該第二數(shù)據(jù)傳輸引腳以相同方向在該集成電 路與另一集成電路之間進(jìn)行傳輸，且只利用該第一數(shù)據(jù)傳輸引腳與該第二數(shù)據(jù)傳輸引腳其 中之一進(jìn)行指令傳輸。
10.如權(quán)利要求9所述的裝置，其中，當(dāng)一個(gè)2倍速位址被交錯(cuò)送至該第一和第二數(shù)據(jù)傳輸引腳來(lái)傳輸數(shù)據(jù)時(shí)，一個(gè)可調(diào)整的2N周期假循環(huán)(其中N是整數(shù))可以使此總線在一 廣泛的頻率條件下進(jìn)行操作。
11.如權(quán)利要求9所述的裝置，其中，該控制裝置也可以使該第一數(shù)據(jù)傳輸引腳與第二 數(shù)據(jù)傳輸引腳以相反方向在該集成電路與另一集成電路之間進(jìn)行傳輸。
12.如權(quán)利要求9所述的裝置，其中，該傳輸包含指令、位址和數(shù)據(jù)這三者，且該三者中 至少之一是以時(shí)鐘的兩倍速進(jìn)行傳送。
全文摘要
本發(fā)明提供許多不同的實(shí)施例以增加在多?？偩€上的許多引腳上同一方向進(jìn)行數(shù)據(jù)傳輸?shù)膫鬏斔俣?。此總線具有多個(gè)數(shù)據(jù)傳輸引腳以在此總線上進(jìn)行傳輸。此總線也具有芯片選擇引腳，以指示在該集成電路與另一集成電路之間是否正在進(jìn)行通訊。此總線還具有時(shí)鐘引腳。此總線還具有模式控制電路。在一模式下，兩個(gè)數(shù)據(jù)傳輸引腳以相反方向在該集成電路與另一集成電路之間進(jìn)行傳輸。在另一模式下，兩個(gè)數(shù)據(jù)傳輸引腳以相同方向在該集成電路與另一集成電路之間進(jìn)行傳輸。在某些實(shí)施例中，此總線根據(jù)串行外設(shè)接口標(biāo)準(zhǔn)。在許多實(shí)施例中，數(shù)據(jù)自該集成電路傳輸至另一集成電路，或是自另一集成電路傳輸至該集成電路。
文檔編號(hào)G06F13/38GK101894089SQ20101025070
公開(kāi)日2010年11月24日 申請(qǐng)日期2007年6月1日 優(yōu)先權(quán)日2006年6月2日
發(fā)明者張坤龍, 李俊毅, 洪俊雄, 郭玉蘭 申請(qǐng)人:旺宏電子股份有限公司