專利名稱：數(shù)據(jù)處理電路的制作方法
技術領域：
本發(fā)明關于一種處理裝置，特別是關于一種適用于內存的數(shù)據(jù)處理裝置。
背景技術：
圖1顯示一般的數(shù)據(jù)處理裝置10。數(shù)據(jù)處理裝置10的數(shù)據(jù)排序單元(data sorting unit) 101接收由內存?zhèn)鱽淼臄?shù)據(jù)，如圖中的32位數(shù)據(jù)，將這些數(shù)據(jù)經過排序處 理，且由譯碼單元(decoder) 102譯碼并輸出24位的數(shù)據(jù)。其中，24位是由六個4位數(shù)據(jù)組 成，且每個4位數(shù)據(jù)是由數(shù)據(jù)排序單元101處理后通過其數(shù)據(jù)傳輸路徑傳輸。須注意，數(shù)據(jù)排序單元101包含有多個數(shù)據(jù)輸出路徑，每個路徑可輸出1 10位 的數(shù)據(jù)。當數(shù)據(jù)排序單元101通過一數(shù)據(jù)輸出路徑輸出一個4位數(shù)據(jù)時，譯碼器102接收 并判別此1 10位中哪些數(shù)據(jù)為有效位，哪些數(shù)據(jù)為無效位，并回傳該串數(shù)據(jù)的有效位長 度(Length)L給數(shù)據(jù)排序單元101。同時，譯碼器102譯碼出一個4位數(shù)據(jù)。依此方式，由 于數(shù)據(jù)處理裝置10必須譯碼24位數(shù)據(jù)，即有六筆4位數(shù)據(jù)須處理，因此整個處理程序便需 要重復處理六次。然而，當系統(tǒng)要求在一個頻率周期內處理六個4位數(shù)據(jù)時，目前現(xiàn)有的數(shù)據(jù)處理 裝置僅可采用提高處理頻率或增加內存容量的方式來達成要求，但會因此造成系統(tǒng)耗電量 增加、溫度提高、及成本增加的問題。

發(fā)明內容
因此，為了解決上述問題，本發(fā)明的目的之一，是在提供一種數(shù)據(jù)處理裝置，可以 提高數(shù)據(jù)排序及/或數(shù)據(jù)譯碼的速度。本發(fā)明的一實施例提供了一種數(shù)據(jù)處理電路，包含有一譯碼器與N級電路，其中N 為正整數(shù)，且小于無限大。該譯碼器用以譯碼數(shù)據(jù)。這些電路接收來自至少一內存的多個 輸入數(shù)據(jù)，將這些輸入數(shù)據(jù)區(qū)分為N個階段同步排序及/或同步暫存，以縮短這些輸入數(shù)據(jù) 的處理時間，且將處理后產生的輸出數(shù)據(jù)輸出至該譯碼器。所述的數(shù)據(jù)處理電路，其中，該N級電路依據(jù)這些輸入數(shù)據(jù)的順序與數(shù)值關進行 數(shù)據(jù)排序，且由第N級電路至第一級電路依序傳遞排序后的數(shù)據(jù)。所述的數(shù)據(jù)處理電路，其中，該譯碼器依據(jù)該輸出數(shù)據(jù)計算出一有效位總長度，且 該N級電路依據(jù)該有效位總長度及/或一相關參數(shù)依序接收該輸入數(shù)據(jù)。所述的數(shù)據(jù)處理電路，其中，該N級電路將第一順位的第一筆數(shù)據(jù)輸出至該譯碼 器，該譯碼器依據(jù)該第一筆數(shù)據(jù)產生一第一數(shù)據(jù)長度；該N級電路依據(jù)該第一數(shù)據(jù)長度輸 出第二順位的第二筆數(shù)據(jù)至該譯碼器，該譯碼器依據(jù)該第二筆數(shù)據(jù)產生一第二數(shù)據(jù)長度； 該N級電路依據(jù)該第二數(shù)據(jù)長度輸出第三順位的第三筆數(shù)據(jù)至該譯碼器，該譯碼器依據(jù)該 第三筆數(shù)據(jù)產生一第三數(shù)據(jù)長度，且該譯碼器將該第一數(shù)據(jù)長度、第二數(shù)據(jù)長度、及第三數(shù) 據(jù)長度相加，產生該有效位總長度。所述的數(shù)據(jù)處理電路，其中，該N級電路的最后一級電路，依據(jù)該有效位總長度及/或一相關參數(shù)判斷是否須從該內存接收等于該總長度的數(shù)據(jù)。所述的數(shù)據(jù)處理電路，其中，該相關參數(shù)依據(jù)有效位總長度與該N級電路的控制 狀態(tài)求得。所述的數(shù)據(jù)處理電路，其中，為一 32位轉24位的數(shù)據(jù)譯碼電路。本發(fā)明的另一實施例提供了一種數(shù)據(jù)處理電路，包含有一譯碼器與至少三級電 路。該譯碼器用以譯碼數(shù)據(jù)。這些電路用以處理來自至少一內存的多個輸入數(shù)據(jù)，以產生 的輸出數(shù)據(jù)至該譯碼器，而該輸入數(shù)據(jù)包含有一第一筆數(shù)據(jù)、一第二筆數(shù)據(jù)、及一第三筆數(shù) 據(jù)。其中第一級電路，依據(jù)這些輸入數(shù)據(jù)的數(shù)值排序這些輸入數(shù)據(jù)，將相同數(shù)值的數(shù)據(jù)依 據(jù)其順序輸出至譯碼器，其中第一順位的第一筆數(shù)據(jù)輸出至譯碼器，譯碼器依據(jù)第一筆數(shù) 據(jù)產生一第一數(shù)據(jù)長度；第一級電路依據(jù)第一數(shù)據(jù)長度輸出第二順位的第二筆數(shù)據(jù)至譯碼 器，譯碼器依據(jù)第二筆數(shù)據(jù)產生一第二數(shù)據(jù)長度；第一級電路依據(jù)第二數(shù)據(jù)長度輸出第三 順位的第三筆數(shù)據(jù)至譯碼器，譯碼器依據(jù)第三筆數(shù)據(jù)產生一第三數(shù)據(jù)長度，且該譯碼器將 該第一數(shù)據(jù)長度、第二數(shù)據(jù)長度、及第三數(shù)據(jù)長度相加，產生一有效位總長度。第二級電路依據(jù)有效位總長度補充等于該總長度的數(shù)據(jù)量。而第三級電路提供等 于有效位總長度的數(shù)據(jù)給第二級電路，且依據(jù)總長度判斷是否須從內存接收等于總長度的 數(shù)據(jù)。所述的數(shù)據(jù)處理電路，其中，該三級電路用以排序、暫存、或轉換這些輸入數(shù)據(jù)。所述的數(shù)據(jù)處理電路，其中，該第一級電路包含有一第三多路復用器，接收并排序該輸入數(shù)據(jù)；一第一緩沖器，接收并暫存該輸入數(shù)據(jù)，且將該第一筆數(shù)據(jù)輸出至該譯碼器；一第一多路復用器，依據(jù)該第一數(shù)據(jù)長度，接收該第二筆數(shù)據(jù)，且將該第二筆數(shù)據(jù) 輸出至該譯碼器；以及一第二多路復用器，依據(jù)該第二長度數(shù)據(jù)，接收該第三筆數(shù)據(jù)，且將該第三筆數(shù)據(jù) 輸出至該譯碼器；其中該第三多路復用器還依據(jù)該有效位總長度接收該第二級電路傳輸?shù)臄?shù)據(jù)。所述的數(shù)據(jù)處理電路，其中，該第一多路復用器為一個十選一多路復用器、該第二 多路復用器為一個十九選一多路復用器、該第三多路復用器為一個二十九選一多路復用 器、以及該第一緩沖器為一 32位先進先出(First In First Out, FIFO)緩沖器。所述的數(shù)據(jù)處理電路，其中，該第一緩沖器還將前一次處理該三筆數(shù)據(jù)后所剩下 的數(shù)據(jù)傳輸至該第三多路復用器，以與下一次處理輸入的數(shù)據(jù)一并排序后輸出至該第一緩 沖器。所述的數(shù)據(jù)處理電路，其中，該第二級電路包含有一第四多路復用器，該第四多路 復用器依據(jù)一第一控制信號接收該第三級電路傳輸?shù)臄?shù)據(jù)，其中該第一控制信號與前一次 處理的有效位總長度及前一次處理的該第一控制信號相關。所述的數(shù)據(jù)處理電路，其中，該第四多路復用器為一 32選一多路復用器。所述的數(shù)據(jù)處理電路，其中，該第三級電路包含有—第二緩沖器，用以暫存該輸入數(shù)據(jù)的第一部分；一第三緩沖器，用以暫存該輸入數(shù)據(jù)的第二部分，且該第二部分的數(shù)據(jù)順序在該 第一部分的數(shù)據(jù)后面；
一第四緩沖器，用以暫存該輸入數(shù)據(jù)的第三部分，且該第三部分的數(shù)據(jù)順序在該 第二部分的數(shù)據(jù)后面；一第六多路復用器，接收該輸入數(shù)據(jù)與該第一緩沖器、該第二緩沖器、或該三緩沖 器于前一次處理后剩下的數(shù)據(jù)，且依據(jù)一第二控制信號輸出該輸入數(shù)據(jù)及/或該前一次處 理后剩下的數(shù)據(jù)，其中該第二控制信號與前一次處理的該有效位總長度及前一次處理的該 第二控制信號相關；以及一第五多路復用器，依據(jù)一第三控制信號決定輸出該三部分數(shù)據(jù)中的任一部分， 其中該第三控制信號與該第二控制信號相關。所述的數(shù)據(jù)處理電路，其中，該第二緩沖器、該第三緩沖器、及該第四緩沖器為32 位先進先出緩沖器；且該第五多路復用器為一個三選一多路復用器，該第六多路復用器為 一個二選一多路復用器。所述的數(shù)據(jù)處理電路，其中，為一 32位轉24位的數(shù)據(jù)譯碼電路。本發(fā)明的另一實施例提供了一種數(shù)據(jù)處理電路，其用以接收并譯碼來自一內存的 數(shù)據(jù)。該數(shù)據(jù)處理電路包含有一第一數(shù)據(jù)處理單元與一第二數(shù)據(jù)處理單元。該第一數(shù)據(jù)處 理單元由最低地址開始依序接收數(shù)據(jù)，對由低地址往高地址依序接收的數(shù)據(jù)進行排序與譯 碼處理，以產生一第一譯碼數(shù)據(jù)。而第二數(shù)據(jù)處理單元由最高地址開始依序接收數(shù)據(jù)，對由 高地址往低地址依序接收的數(shù)據(jù)進行排序與譯碼處理，以產生一第二譯碼數(shù)據(jù)。其中，第一 數(shù)據(jù)處理單元與第二數(shù)據(jù)處理單元同步運作。所述的數(shù)據(jù)處理電路，其中，該第一數(shù)據(jù)處理單元與該第二數(shù)據(jù)處理單元的排序 或譯碼速度不同時，該第一數(shù)據(jù)處理單元與該第二數(shù)據(jù)處理單元的接收數(shù)據(jù)路徑相銜接的 數(shù)據(jù)量會不同，則該數(shù)據(jù)處理裝置會將該兩路徑最后剩下的數(shù)據(jù)相加填滿一地址。所述的數(shù)據(jù)處理電路，其中，為一 32位轉24位的數(shù)據(jù)譯碼電路。本發(fā)明實施例數(shù)據(jù)處理裝置將數(shù)據(jù)區(qū)分為多個階段同步處理，且于電路中使用多 個多路復用器來進行數(shù)據(jù)排序，而可分散現(xiàn)有技術中的路徑延遲時間，而使輸入數(shù)據(jù)可實 時補充，縮短數(shù)據(jù)處理路徑長度，達成在一個頻率周期內將數(shù)據(jù)譯碼完成的功效，進而加快 數(shù)據(jù)處理速度、解決現(xiàn)有技術的問題。


圖1顯示現(xiàn)有的數(shù)據(jù)處理裝置的示意圖；圖2A顯示本發(fā)明一實施例的數(shù)據(jù)處理裝置的示意圖；圖2B顯示圖2A數(shù)據(jù)處理裝置的運作方式的示意圖；圖3顯示本發(fā)明另一實施例的數(shù)據(jù)處理裝置的示意圖；圖4A顯示本發(fā)明另一實施例的數(shù)據(jù)處理裝置的示意圖；圖4B顯示圖4A數(shù)據(jù)處理裝置的運作方式的示意圖。其中，附圖標記10、20、30、40數(shù)據(jù)處理裝置101、201、201，數(shù)據(jù)排序單元102、202、202，、302、402 譯碼器21、22數(shù)據(jù)處理單元
7
31、32、33、41、42、43 分級電路mxl、mx2、mx3、mx4、mx5、mx6 多路復用器bfl、bf2、bf3、bf4 緩沖器
具體實施例方式以下結合附圖和具體實施例對本發(fā)明進行詳細描述，但不作為對本發(fā)明的限定。以下參考圖式詳細說明本發(fā)明數(shù)據(jù)處理裝置。圖2A顯示本發(fā)明數(shù)據(jù)處理裝置一實施例的示意圖。該數(shù)據(jù)處理裝置20包含有兩個數(shù)據(jù)處理單元21、22。數(shù)據(jù)處理單元21包含有一 數(shù)據(jù)排序單元201與譯碼器202。數(shù)據(jù)處理單元22的架構與數(shù)據(jù)處理單元21相同，不再重 復贅述。數(shù)據(jù)處理裝置20于接收輸入的32位數(shù)據(jù)時，將輸入數(shù)據(jù)區(qū)分為兩路徑分別于數(shù) 據(jù)處理單元21、22處理，以將原本現(xiàn)有技術處理后的六筆24位數(shù)據(jù)區(qū)分成各三筆4位數(shù) 據(jù)。一實施例，數(shù)據(jù)處理裝置20將輸入數(shù)據(jù)分成兩路徑接收，一路徑由最低地址開始依序 接收，數(shù)據(jù)處理單元21的數(shù)據(jù)排序單元201接收并進行數(shù)據(jù)排序處理，且由譯碼器202依 序譯碼這些由低位往高位數(shù)據(jù)；另一路徑由最高地址開始依序接收，數(shù)據(jù)處理單元22的數(shù) 據(jù)排序單元201’接收并進行數(shù)據(jù)排序處理，且由譯碼器202’依序譯碼這些由高位往低位 的數(shù)據(jù)；依此方式可將輸入數(shù)據(jù)分為兩群組，兩群組同步通過數(shù)據(jù)排序單元201、201’與譯 碼器202、202’進行數(shù)據(jù)排序與譯碼處理。須注意，由于兩路徑的處理速度并不一定相同，因此區(qū)分為兩路徑數(shù)據(jù)處理且于 兩路徑處理速度不同時，最后兩路徑相銜接的數(shù)據(jù)量可能會不相同。本發(fā)明實施例的數(shù)據(jù) 處理裝置20會將兩路徑最后剩下的數(shù)據(jù)相加填滿一地址，以解決此問題。數(shù)據(jù)銜接的處理方式如圖2B所示，假設數(shù)據(jù)處理裝置20共有256位的暫存空間， 每一地址可填8位數(shù)據(jù)，當由最低地址往高地址的路徑處理速度較慢，只接收到82位，而另 一方由最高地址往低地址的路徑處理速度較快，接收到168位，由于每個地址有8位，因此 會將一方剩余的6位數(shù)據(jù)與另一方剩余2位數(shù)據(jù)相加一起填滿一地址。如此即可適當?shù)膶?數(shù)據(jù)區(qū)分為兩群組處理。依據(jù)上述處理方式，本發(fā)明實施例的數(shù)據(jù)處理裝置20在一路徑中只需要來回處 理三次，亦即一譯碼器只需要解碼4*3 = 12位的數(shù)據(jù)，且其利用兩路徑同步處理輸入數(shù)據(jù)， 即可達成加快數(shù)據(jù)處理速度的功效。圖3顯示本發(fā)明另一實施例的數(shù)據(jù)處理電路30。該數(shù)據(jù)處理電路30包含有一譯 碼器302與N級電路，其中N大于等于三，且小于無窮大。該譯碼器302用以譯碼由該N級 電路所傳來的數(shù)據(jù)。N級電路用以處理來自至少一內存的多個數(shù)據(jù)I，例如將這些輸入數(shù)據(jù) 區(qū)分為N個階段同步排序及/或同步暫存，以將處理后的這些數(shù)據(jù)輸出至該譯碼器302。一實施例，如圖3所示，數(shù)據(jù)處理電路30包含有三級電路，即一第一級電路31、一 第二級電路32、以及一第三級電路33。該第一級電路31依據(jù)這些數(shù)據(jù)I的數(shù)值排序這些數(shù)據(jù)，將相同數(shù)值的數(shù)據(jù)依序輸 出至譯碼器302，其中第一順位的第一筆數(shù)據(jù)Il輸出至譯碼器302，譯碼器302依據(jù)第一筆 數(shù)據(jù)Il產生一第一數(shù)據(jù)長度Ll ；第一級電路31依據(jù)第一數(shù)據(jù)長度Ll輸出第二順位的第二筆數(shù)據(jù)12至譯碼器302，譯碼器302依據(jù)第二筆數(shù)據(jù)12產生一第二數(shù)據(jù)長度L2 ；接著， 第一級電路31依據(jù)第二數(shù)據(jù)長度L2輸出第三順位的第三筆數(shù)據(jù)13至譯碼器302，譯碼器 302依據(jù)第三筆數(shù)據(jù)13產生一第三數(shù)據(jù)長度L3，且譯碼器302將第一數(shù)據(jù)長度Li、第二數(shù) 據(jù)長度L2、及第三數(shù)據(jù)長度L3相加，產生一有效位總長度Lt。第二級電路32依據(jù)有效位總長度Lt向第三級電路33補充等于有效位總長度Lt 的數(shù)據(jù)量。而第三級電路33提供等于有效位總長度Lt的數(shù)據(jù)給第二級電路32，且依據(jù)有效 位總長度Lt判斷其儲存的數(shù)據(jù)量是否足夠，且判斷是否須從內存接收等于有效位總長度 Lt的數(shù)據(jù)。須注意，該N級電路依據(jù)輸入數(shù)據(jù)I的順序與數(shù)值關系進行數(shù)據(jù)排序，且由第N級 電路至第一級電路依序傳遞排序后的數(shù)據(jù)；該N級電路的最后一級電路，例如上述第三級 電路依據(jù)有效位總長度Lt及/或一相關參數(shù)判斷是否須從內存接收等于有效位總長度Lt 的數(shù)據(jù)，而相關參數(shù)依據(jù)有效位總長度Lt與N級電路的控制狀態(tài)求得。本發(fā)明實施例的數(shù)據(jù)處理裝置30將數(shù)據(jù)區(qū)分為多個階段處理，將輸入數(shù)據(jù)I排序 并分別暫存于多個電路中，以分散現(xiàn)有技術中的路徑延遲時間，而使輸入的數(shù)據(jù)I可實時 補充至數(shù)據(jù)處理裝置，使譯碼器302可實時完成譯碼動作產生譯碼數(shù)據(jù)0。依此方式，本發(fā) 明實施例的數(shù)據(jù)處理裝置30可達成加快數(shù)據(jù)處理速度的功效，解決現(xiàn)有技術的問題。圖4A顯示本發(fā)明另一實施例的數(shù)據(jù)處理裝置40的示意圖。數(shù)據(jù)處理裝置40包含 有一譯碼器402、一第一級電路41、一第二級電路42、以及一第三級電路43。譯碼器402用 以譯碼三級電路41、42、43傳輸?shù)臄?shù)據(jù)。而第一級電路41可包含有一第一多路復用器mxl、 一第二多路復用器mx2、一第一緩沖器bfl、以及一第三多路復用器mx3。第二級電路42可 包含有一第四多路復用器mx4。第三級電路43可包含有一第五多路復用器mx5、一第二緩 沖器bf2、一第三緩沖器bf3、一第四緩沖器bf4、以及一第六多路復用器mx6。一實施例，第一多路復用器mxl為一個十選一多路復用器、第二多路復用器mx2為 一個十九選一多路復用器、第一緩沖器bfl為一個32位先進先出(First In First Out, FIFO)緩沖器、第三多路復用器mx3為一個二十九選一多路復用器、第四多路復用器mx4為 一 32選一多路復用器、第五多路復用器mx5為一三選一多路復用器、第二 第四緩沖器 bf2 4為32位先進先出緩沖器、以及第六多路復用器mx6為一個二選一多路復用器。本發(fā)明實施例的數(shù)據(jù)處理裝置40的詳細運作方式說明如下，且為簡化說明，將原 本輸入的32位數(shù)據(jù)縮減為6位的數(shù)據(jù)來敘述。首先，于初始狀態(tài)時，數(shù)據(jù)處理裝置40接收輸入數(shù)據(jù)I，并將輸入數(shù)據(jù)I的數(shù)據(jù)依 序寫入第三、第二、第一級電路43、42、41。接著，第一級電路41依據(jù)這些輸入數(shù)據(jù)I的數(shù)值排序，將相同數(shù)值的數(shù)據(jù)依據(jù)其 順序排序，于第一緩沖器bfl中將第一個地址0的數(shù)據(jù)排在最前面、第二個地址1的數(shù)據(jù)排 在其后，接下來依此類推…。如圖所示，第一級電路41 第三級電路43暫存的數(shù)據(jù)依序為 [1、2、3、3、3、4]、 [4、4、5、5、6、7]、 [8、8、9、9、9、9]、 [9、9、10、10、10、10]、 [10、10、11、12、12、 13]···。于第一級電路41的第一緩沖器bfl中，數(shù)據(jù)1為一個一位數(shù)據(jù)，可視為第一筆數(shù)據(jù) II，并輸出至譯碼器402由譯碼器402解出；數(shù)據(jù)2也為一個一位數(shù)據(jù)，可視為第二筆數(shù)據(jù) 12，并輸出至譯碼器402由譯碼器402解出；數(shù)據(jù)3則有三個位數(shù)據(jù)，可視為第三筆數(shù)據(jù)13，并輸出至譯碼器402由譯碼器402解出；而第三級電路43的第二緩沖器bf2中，數(shù)據(jù)4有 四個，會消耗掉四位數(shù)據(jù)，視為第四筆數(shù)據(jù)；數(shù)據(jù)5有兩個…依此類推。數(shù)據(jù)開始輸入時，譯碼器402會于一頻率周期內解出第一 第三筆數(shù)據(jù)Il 13， 共消耗掉五位[1、2、3、3、3]的數(shù)據(jù)。此時譯碼器402譯碼出的有效位總長度Lt = 5。須 注意，何以第三多路復用器mx3為二十九選一的多路復用器，是因為前面第一緩沖器bfl、 第一多路復用器mxl、第二多路復用器mx2的數(shù)據(jù)處理，會于一頻率周期內至少會移動(處 理)三位的數(shù)據(jù)，且于數(shù)據(jù)處理裝置40接收32位數(shù)據(jù)時，第一級電路41共需要處理32位 數(shù)據(jù)，而32-3位等于29位，因此第一級電路41的第三多路復用器mx3只須選取29位的數(shù) 據(jù)將數(shù)據(jù)輸入第一緩沖器bfl即可。于第三級電路43中，第二緩沖器bf2存有接下來的數(shù)據(jù)[4、4、5、5、6、7]，第三緩沖 器bf3存有數(shù)據(jù)[8、8、9、9、9、9]，第四緩沖器bf4存有數(shù)據(jù)[9、9、10、10、10、10]。由于上述 的處理已經消耗掉5個位，因此第五多路復用器mx5依據(jù)第三控制信號c3選擇接下來的五 個位數(shù)據(jù)，但由于第五多路復用器mx5預設一次必須選取六個數(shù)據(jù)(熟悉本領域的技術者 應能理解，若輸入數(shù)據(jù)為32位時，則一次須選取32個數(shù)據(jù))，即[4、4、5、5、6、7]。須注意，第二控制信號c2 = L_pre+c2_pre+offset (于此可忽略)=0+0 = 0，因 此c3 = c2+0ffSet (于此可忽略)=0，所以第五多路復用器mx5會選擇第二緩沖器bf2中 的數(shù)據(jù)[4、4、5、5、6、7]，將此數(shù)據(jù)輸出至第四多路復用器mx4。其中相關參數(shù)L_pre為前一 個有效位總長度Lt，由于初始設定的Lt等于0，因此Lpre = 0 ；而相關參數(shù)c2_pre為前一 個第二控制信號，由于初始設定的第二控制信號等于0，因此c2_pre = 0 ；相關參數(shù)offset 則是表示于兩個或三個選取數(shù)值中的任一個。接著，第二級電路42的第四多路復用器mx4接收數(shù)據(jù)[4、4、5、5、6、7]，并重新整理 依數(shù)值大小順序排列，由于數(shù)據(jù)原本以排列好，即無須重新排列。因此，第四多路復用器mx4 將依據(jù)第一控制信號cl來輸出數(shù)據(jù)[4、4、5、5、6、7]。其中，cl = Lpre+cl_pre+offset, ffi 關參數(shù)Lpre為前一個有效位總長度Lt，由于初始設定的Lt等于0，因此Lpre = 0 ；而相關 參數(shù)cl_pre為前一個第一控制信號，由于初始設定的第一控制信號等于0，因此cl_pre = 0 ；相關參數(shù)offset則是表示于六個位中分別選取的數(shù)值，當然若輸入數(shù)據(jù)為32位則會分 別選取0 31位。之前提及第一級電路41中已消耗掉5個位，所以剩下的一個位數(shù)據(jù)4便由第一 緩沖器bfl傳輸至第三多路復用器mx3，以與數(shù)據(jù)[4、4、5、5、6]共同排列，排列成六位數(shù)據(jù) [4、4、4、5、5、6]，如圖4B所示，并輸出給第一緩沖器bfl。須注意，尚未使用到的位數(shù)據(jù)[7] 仍會存于第二緩沖器bf2中。接著，第一級電路41在一頻率周期內，將三筆數(shù)據(jù)[4、4、4]、 [5、5]、[6]，依序輸出至譯碼器402解碼。同一時間，第五多路復用器mx5接收第二緩沖器 bf2的數(shù)據(jù)[7]與第三緩沖器bf3的數(shù)據(jù)[8、8、9、9、9]，產生一數(shù)據(jù)[8、8、9、9、9、7]。接著， 由第四多路復用器mx4排序，產生排序后數(shù)據(jù)[7、8、8、9、9、9]。同時，第六多路復用器mx6 依據(jù)第二控制信號c2接收接下來的輸入數(shù)據(jù)I [10、10、11、12、12、13]并暫存于第二緩沖器 bf2。說明至此，熟悉本領域的技術者應能理解本發(fā)明實施例的數(shù)據(jù)緩沖器40的動作方式。 因此，不再重復贅述接下來重復的動作。依照上述運作方式，本發(fā)明實施例數(shù)據(jù)處理裝置40可實時準備好下一組數(shù)據(jù)給 譯碼器402譯碼，當數(shù)據(jù)不足時，第三級電路43便會通過第六多路復用器mx6接收接下來的數(shù)據(jù)。而于電路中使用多個多路復用器來進行數(shù)據(jù)排序，即可分散現(xiàn)有技術中電路的路 徑延遲時間，而使輸入的數(shù)據(jù)I可實時補充。而譯碼器402亦可實時完成譯碼動作產生譯 碼數(shù)據(jù)0，使第一級電路41的多路復用器所須選擇數(shù)目減少，縮短數(shù)據(jù)處理路徑長度(如圖 4A中的虛線X路徑所示)，達成在一個頻率周期內將數(shù)據(jù)譯碼完成的功效，進而加快數(shù)據(jù)處 理速度、解決現(xiàn)有技術的問題。須注意，上述說明僅為示例性質，本發(fā)明實施例數(shù)據(jù)處理裝置可適用于處理目前 現(xiàn)有或未來發(fā)展出的其它位大小的數(shù)據(jù)，如32、64、128、256、512…位。當然，本發(fā)明還可有其它多種實施例，在不背離本發(fā)明精神及其實質的情況下，熟 悉本領域的技術人員當可根據(jù)本發(fā)明做出各種相應的改變和變形，但這些相應的改變和變 形都應屬于本發(fā)明所附的權利要求的保護范圍。
權利要求
一種數(shù)據(jù)處理電路，其特征在于，包含有一譯碼器，用以譯碼數(shù)據(jù)；以及N級電路，這些電路接收來自至少一內存的多個輸入數(shù)據(jù)，將這些輸入數(shù)據(jù)區(qū)分為N個階段同步排序及/或同步暫存，以縮短這些輸入數(shù)據(jù)的處理時間，且將處理后產生的輸出數(shù)據(jù)輸出至該譯碼器，其中N為正整數(shù)，且小于無限大。
2 .根據(jù)權利要求1所述的數(shù)據(jù)處理電路，其特征在于，該N級電路依據(jù)這些輸入數(shù)據(jù)的 順序與數(shù)值關進行數(shù)據(jù)排序，且由第N級電路至第一級電路依序傳遞排序后的數(shù)據(jù)。
3.根據(jù)權利要求1所述的數(shù)據(jù)處理電路，其特征在于，該譯碼器依據(jù)該輸出數(shù)據(jù)計算 出一有效位總長度，且該N級電路依據(jù)該有效位總長度及/或一相關參數(shù)依序接收該輸入 數(shù)據(jù)。
4.根據(jù)權利要求3所述的數(shù)據(jù)處理電路，其特征在于，該N級電路將第一順位的第一 筆數(shù)據(jù)輸出至該譯碼器，該譯碼器依據(jù)該第一筆數(shù)據(jù)產生一第一數(shù)據(jù)長度；該N級電路依 據(jù)該第一數(shù)據(jù)長度輸出第二順位的第二筆數(shù)據(jù)至該譯碼器，該譯碼器依據(jù)該第二筆數(shù)據(jù)產 生一第二數(shù)據(jù)長度；該N級電路依據(jù)該第二數(shù)據(jù)長度輸出第三順位的第三筆數(shù)據(jù)至該譯碼 器，該譯碼器依據(jù)該第三筆數(shù)據(jù)產生一第三數(shù)據(jù)長度，且該譯碼器將該第一數(shù)據(jù)長度、第二 數(shù)據(jù)長度、及第三數(shù)據(jù)長度相加，產生該有效位總長度。
5.根據(jù)權利要求3所述的數(shù)據(jù)處理電路，其特征在于，該N級電路的最后一級電路，依 據(jù)該有效位總長度及/或一相關參數(shù)判斷是否須從該內存接收等于該總長度的數(shù)據(jù)。
6.根據(jù)權利要求3或5所述的數(shù)據(jù)處理電路，其特征在于，該相關參數(shù)依據(jù)有效位總長 度與該N級電路的控制狀態(tài)求得。
7.根據(jù)權利要求1所述的數(shù)據(jù)處理電路，其特征在于，為一32位轉24位的數(shù)據(jù)譯碼電路。
8.一種數(shù)據(jù)處理電路，其特征在于，包含有一譯碼器，用以譯碼數(shù)據(jù)；以及至少三級電路，這些電路用以處理來自至少一內存的多個輸入數(shù)據(jù)，以產生的輸出 數(shù)據(jù)至該譯碼器，而該輸入數(shù)據(jù)包含有一第一筆數(shù)據(jù)、一第二筆數(shù)據(jù)、及一第三筆數(shù)據(jù)，其 中一第一級電路，依據(jù)這些輸入數(shù)據(jù)的數(shù)值排序這些輸入數(shù)據(jù)，將相同數(shù)值的數(shù)據(jù)依據(jù) 其順序輸出至該譯碼器，其中第一順位的第一筆數(shù)據(jù)輸出至該譯碼器，該譯碼器依據(jù)該第 一筆數(shù)據(jù)產生一第一數(shù)據(jù)長度；該第一級電路依據(jù)該第一數(shù)據(jù)長度輸出第二順位的第二筆 數(shù)據(jù)至該譯碼器，該譯碼器依據(jù)該第二筆數(shù)據(jù)產生一第二數(shù)據(jù)長度；該第一級電路依據(jù)該 第二數(shù)據(jù)長度輸出第三順位的第三筆數(shù)據(jù)至該譯碼器，該譯碼器依據(jù)該第三筆數(shù)據(jù)產生一 第三數(shù)據(jù)長度，且該譯碼器將該第一數(shù)據(jù)長度、第二數(shù)據(jù)長度、及第三數(shù)據(jù)長度相加，產生 一有效位總長度；一第二級電路，依據(jù)該有效位總長度補充等于該總長度的數(shù)據(jù)量；以及一第三級電路，提供等于該有效位總長度的數(shù)據(jù)給該第二級電路，且依據(jù)該總長度判 斷是否須從該內存接收等于該總長度的數(shù)據(jù)。
9.根據(jù)權利要求8所述的數(shù)據(jù)處理電路，其特征在于，該三級電路用以排序、暫存、或 轉換這些輸入數(shù)據(jù)。
10.根據(jù)權利要求8所述的數(shù)據(jù)處理電路，其特征在于，該第一級電路包含有一第三多路復用器，接收并排序該輸入數(shù)據(jù)；一第一緩沖器，接收并暫存該輸入數(shù)據(jù)，且將該第一筆數(shù)據(jù)輸出至該譯碼器；一第一多路復用器，依據(jù)該第一數(shù)據(jù)長度，接收該第二筆數(shù)據(jù)，且將該第二筆數(shù)據(jù)輸出 至該譯碼器；以及一第二多路復用器，依據(jù)該第二長度數(shù)據(jù)，接收該第三筆數(shù)據(jù)，且將該第三筆數(shù)據(jù)輸出 至該譯碼器；其中該第三多路復用器還依據(jù)該有效位總長度接收該第二級電路傳輸?shù)臄?shù)據(jù)。
11.根據(jù)權利要求10所述的數(shù)據(jù)處理電路，其特征在于，該第一多路復用器為一個十 選一多路復用器、該第二多路復用器為一個十九選一多路復用器、該第三多路復用器為一 個二十九選一多路復用器、以及該第一緩沖器為一 32位先進先出緩沖器。
12.根據(jù)權利要求10所述的數(shù)據(jù)處理電路，其特征在于，該第一緩沖器還將前一次處 理該三筆數(shù)據(jù)后所剩下的數(shù)據(jù)傳輸至該第三多路復用器，以與下一次處理輸入的數(shù)據(jù)一并 排序后輸出至該第一緩沖器。
13.根據(jù)權利要求10所述的數(shù)據(jù)處理電路，其特征在于，該第二級電路包含有一第四 多路復用器，該第四多路復用器依據(jù)一第一控制信號接收該第三級電路傳輸?shù)臄?shù)據(jù)，其中 該第一控制信號與前一次處理的有效位總長度及前一次處理的該第一控制信號相關。
14.根據(jù)權利要求13所述的數(shù)據(jù)處理電路，其特征在于，該第四多路復用器為一32選 一多路復用器。
15.根據(jù)權利要求13所述的數(shù)據(jù)處理電路，其特征在于，該第三級電路包含有一第二緩沖器，用以暫存該輸入數(shù)據(jù)的第一部分；一第三緩沖器，用以暫存該輸入數(shù)據(jù)的第二部分，且該第二部分的數(shù)據(jù)順序在該第一 部分的數(shù)據(jù)后面；一第四緩沖器，用以暫存該輸入數(shù)據(jù)的第三部分，且該第三部分的數(shù)據(jù)順序在該第二 部分的數(shù)據(jù)后面；一第六多路復用器，接收該輸入數(shù)據(jù)與該第一緩沖器、該第二緩沖器、或該三緩沖器于 前一次處理后剩下的數(shù)據(jù)，且依據(jù)一第二控制信號輸出該輸入數(shù)據(jù)及/或該前一次處理后 剩下的數(shù)據(jù)，其中該第二控制信號與前一次處理的該有效位總長度及前一次處理的該第二 控制信號相關；以及一第五多路復用器，依據(jù)一第三控制信號決定輸出該三部分數(shù)據(jù)中的任一部分，其中 該第三控制信號與該第二控制信號相關。
16.根據(jù)權利要求15所述的數(shù)據(jù)處理電路，其特征在于，該第二緩沖器、該第三緩沖 器、及該第四緩沖器為32位先進先出緩沖器；且該第五多路復用器為一個三選一多路復用 器，該第六多路復用器為一個二選一多路復用器。
17.根據(jù)權利要求8所述的數(shù)據(jù)處理電路，其特征在于，為一32位轉24位的數(shù)據(jù)譯碼 電路。
18.一種數(shù)據(jù)處理電路，用以接收并譯碼來自一內存的數(shù)據(jù)，其特征在于，包含有一第一數(shù)據(jù)處理單元，由最低地址開始依序接收該數(shù)據(jù)，對該由低地址往高地址依序 接收的數(shù)據(jù)進行排序與譯碼處理，以產生一第一譯碼數(shù)據(jù)；以及一第二數(shù)據(jù)處理單元，由最高地址開始依序接收該數(shù)據(jù)，對該由高地址往低地址依序 接收的數(shù)據(jù)進行排序與譯碼處理，以產生一第二譯碼數(shù)據(jù)；其中，該第一數(shù)據(jù)處理單元與該第二數(shù)據(jù)處理單元同步運作。
19.根據(jù)權利要求18所述的數(shù)據(jù)處理電路，其特征在于，該第一數(shù)據(jù)處理單元與該第 二數(shù)據(jù)處理單元的排序或譯碼速度不同時，該第一數(shù)據(jù)處理單元與該第二數(shù)據(jù)處理單元的 接收數(shù)據(jù)路徑相銜接的數(shù)據(jù)量會不同，則該數(shù)據(jù)處理裝置會將該兩路徑最后剩下的數(shù)據(jù)相 加填滿一地址。
20.根據(jù)權利要求18所述的數(shù)據(jù)處理電路，其特征在于，為一32位轉24位的數(shù)據(jù)譯碼 電路。
全文摘要
本發(fā)明有關于一種數(shù)據(jù)處理電路，包含有一譯碼器與N級電路，其中N為正整數(shù)，且小于無限大。該譯碼器用以譯碼數(shù)據(jù)。這些電路接收來自至少一內存的多個輸入數(shù)據(jù)，將這些輸入數(shù)據(jù)區(qū)分為N個階段同步排序及/或同步暫存，以縮短這些輸入數(shù)據(jù)的處理時間，且將處理后產生的輸出數(shù)據(jù)輸出至該譯碼器。
文檔編號G06F7/76GK101937330SQ201010274528
公開日2011年1月5日 申請日期2010年9月3日 優(yōu)先權日2010年9月3日
發(fā)明者呂文閔, 陳建洲, 黃明松 申請人:鈺創(chuàng)科技股份有限公司