專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，并且更具體地，涉及適合于電源噪聲降低的半導(dǎo) 體集成電路。
背景技術(shù)：
在半導(dǎo)體集成電路中，存在下述問題當(dāng)在用于收發(fā)機(jī)之間的數(shù)據(jù)傳輸?shù)男盘?hào) 線上出現(xiàn)電源噪聲時(shí)，不能準(zhǔn)確地執(zhí)行收發(fā)機(jī)之間的數(shù)據(jù)傳輸。為了降低電源噪聲，已 經(jīng)要求降低信號(hào)線的阻抗。因此，已經(jīng)提供了例如ODT (片上終端)技術(shù)的對(duì)策來降低用于收發(fā)機(jī)的數(shù)據(jù)接 收的信號(hào)線上的電源噪聲(JEDEC標(biāo)準(zhǔn)，DDR2SDRAM規(guī)范JESD79-2E(JESD79_2D版 本)，2008年4月，JEDEC固態(tài)技術(shù)協(xié)會(huì))。具體地，用于在收發(fā)機(jī)之間雙向發(fā)送數(shù)據(jù) 的雙向信號(hào)線被裝備有終端電路，在每個(gè)收發(fā)機(jī)中，該終端電路在接收數(shù)據(jù)時(shí)切通ODT 功能，并且不接收數(shù)據(jù)時(shí)切斷ODT功能。

發(fā)明內(nèi)容
然而，在現(xiàn)有技術(shù)中，在通過雙向信號(hào)線在收發(fā)機(jī)之間進(jìn)行數(shù)據(jù)傳輸?shù)那闆r 下，當(dāng)作為數(shù)據(jù)接收側(cè)的接收機(jī)電路在接收到數(shù)據(jù)之后切斷ODT功能時(shí)，由于電源電壓 的突然波動(dòng)而導(dǎo)致在雙向信號(hào)線上出現(xiàn)電源噪聲。當(dāng)在電源噪聲收斂之前接收機(jī)電路將 ODT功能從關(guān)閉狀態(tài)切換到開啟狀態(tài)以接收另一數(shù)據(jù)時(shí)，該另一數(shù)據(jù)受到電源噪聲的影 響。本發(fā)明人已經(jīng)發(fā)現(xiàn)了現(xiàn)有技術(shù)中的問題，如上所述，不能準(zhǔn)確地執(zhí)行數(shù)據(jù)的發(fā)送和 接收。本發(fā)明的第一示例性方面是半導(dǎo)體集成電路，包括第一收發(fā)機(jī)和第二收發(fā)機(jī)，該第一收發(fā)機(jī)和第二收發(fā)機(jī)通過信號(hào)線執(zhí)行數(shù)據(jù)的 發(fā)送和接收，其中第一收發(fā)機(jī)包括第一終端電路，該第一終端電路包括第一電阻器和第一開關(guān)，該第一電阻器被 設(shè)置在第一電源端子和信號(hào)線之間，該第一開關(guān)控制流過第一電阻器的電流被導(dǎo)通和截 止；以及控制電路，該控制電路將第一控制信號(hào)輸出到第一終端電路，使得當(dāng)?shù)谝皇瞻l(fā) 機(jī)接收數(shù)據(jù)時(shí)第一開關(guān)被接通，當(dāng)?shù)谝皇瞻l(fā)機(jī)發(fā)送數(shù)據(jù)時(shí)第一開關(guān)被斷開，并且當(dāng)?shù)谝?收發(fā)機(jī)在接收數(shù)據(jù)之后進(jìn)一步接收另一數(shù)據(jù)時(shí)，在接收到該數(shù)據(jù)之后的第一預(yù)定時(shí)段期 間，第一開關(guān)持續(xù)接通。
通過如上所述的電路結(jié)構(gòu)，能夠通過降低電源噪聲來準(zhǔn)確地執(zhí)行數(shù)據(jù)的發(fā)送和 接收。根據(jù)本發(fā)明的示例性方面，能夠提供一種能夠準(zhǔn)確地執(zhí)行數(shù)據(jù)的發(fā)送和接收的 半導(dǎo)體集成電路。


結(jié)合附圖從特定示例性實(shí)施例的以下描述中，以上和其它示例性方面、優(yōu)點(diǎn)和 特征將更加明顯，在附圖中圖1圖示了根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路；圖2圖示了根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路；圖3是描繪根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路的操作的時(shí)序 圖；以及圖4圖示了根據(jù)本發(fā)明的第二示例性實(shí)施例的半導(dǎo)體集成電路。
具體實(shí)施例方式在下面參考附圖來詳細(xì)地描述本發(fā)明的具體示例性實(shí)施例。在附圖中用相同的 附圖標(biāo)記來表示相同的組件，并且為了解釋的清楚，適當(dāng)?shù)厥÷灾貜?fù)的解釋。[第一示例性實(shí)施例]參考附圖，將描述根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路。本發(fā)明 能夠應(yīng)用于下述電路，該電路包括第一收發(fā)機(jī)、第二收發(fā)機(jī)以及用于在第一收發(fā)機(jī)和第 二收發(fā)機(jī)之間雙向地發(fā)送數(shù)據(jù)的信號(hào)線(在下文中，簡(jiǎn)稱為“雙向信號(hào)線”)，并且具有 ODT功能。在該示例性實(shí)施例中，在下文中解釋了以下情況，其中，圖1中示出的電路 包括Soc(片上系統(tǒng))電路和SDRAM(同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)電路，并且通過雙向信 號(hào)線在SoC電路和SDRAM之間執(zhí)行數(shù)據(jù)傳輸。圖1圖示了根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路。圖1中示出的 電路包括SoC電路(第一收發(fā)機(jī))100和SDRAM電路(第二收發(fā)機(jī))101。以DDR(雙 數(shù)據(jù)速率)模式在SoC電路100和SDRAM電路101之間執(zhí)行數(shù)據(jù)傳輸。首先，將描述根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路的電路結(jié)構(gòu)。 SoC電路100向SDRAM電路101輸出2比特的時(shí)鐘信號(hào)CK和作為時(shí)鐘信號(hào)CK的差分 信號(hào)的2比特的時(shí)鐘信號(hào)CKB。SoC電路100進(jìn)一步向SDRAM電路101輸出包括用于 SDRAM電路101的每個(gè)地址的命令的16比特的控制信號(hào)CMD。注意，SDRAM電路 101接收與時(shí)鐘信號(hào)CK和CKB同步的控制信號(hào)CMD。在SoC電路100和SDRAM電路101之間雙向地發(fā)送和接收32比特的數(shù)據(jù)DQ、
4比特的選通信號(hào)DQS以及作為選通信號(hào)DQS的差分信號(hào)的4比特的選通信號(hào)DQSB中 的每一個(gè)。作為SoC電路100和SDRAM電路101中的一個(gè)的接收機(jī)電路接收與選通信 號(hào)DQS和DQSB同步的數(shù)據(jù)DQ。注意，上述信號(hào)名稱還表示相應(yīng)的信號(hào)線名稱。圖2中示出的電路示出了作為選通信號(hào)線DQS[3:0]和DQSB[3:0]以及數(shù)據(jù)信號(hào) 線DQ[31:0]中的一個(gè)的1比特雙向信號(hào)線以及圖1中示出的電路的相應(yīng)的外圍電路。在 該示例性實(shí)施例中，在下文中解釋其中1比特雙向信號(hào)線是數(shù)據(jù)信號(hào)線DQ
的情況。如上所述，數(shù)據(jù)信號(hào)線DQ
被連接在SoC電路100和SDRAM 101之間。SoC電路100包括外部端子201、緩沖器202、緩沖器203、具有ODT功能的終 端電路(第一終端電路)204、控制電路205以及反相器206，該控制電路205輸出控制信 號(hào)(第一控制信號(hào))200以控制終端電路204的0DT功能被接通和斷開。終端電路204 包括電阻器(第一電阻器)207、電阻器208、開關(guān)(第一開關(guān))209以及開關(guān)210。在該 示例性實(shí)施例中，解釋了其中開關(guān)209是P溝道M0S晶體管并且開關(guān)210是N溝道M0S 晶體管的情況。在SoC電路100中，數(shù)據(jù)信號(hào)線DQ
通過外部端子201被連接到緩沖器202的 輸入端子和緩沖器203的輸出端子。終端電路204被設(shè)置在外部端子201和緩沖器202之間。在終端電路204中， 將開關(guān)209和電阻器207串聯(lián)地連接在高電勢(shì)側(cè)電源端子VDD與位于連接外部端子201 和緩沖器202的信號(hào)線上的結(jié)點(diǎn)N1之間。將開關(guān)210和電阻器208串聯(lián)地連接在低電勢(shì) 側(cè)電源端子VSS與結(jié)點(diǎn)N1之間。換言之，將開關(guān)209的源極端子連接到高電勢(shì)側(cè)電源 端子VDD。將開關(guān)209的漏極端子連接到電阻器207的一個(gè)端子。將電阻器207的另 一端子連接到電阻器208的一個(gè)端子。將電阻器208的另一端子連接到開關(guān)210的漏極 端子。將開關(guān)210的源極端子連接到低電勢(shì)側(cè)電源端子VSS。將電阻器207的另一端子 和電阻器208的一個(gè)端子共同地連接到結(jié)點(diǎn)N1。注意，可以互換(switch around)在高電 勢(shì)側(cè)電源端子VDD和結(jié)點(diǎn)N1之間串聯(lián)連接的開關(guān)209和電阻器207。類似地，可以互 換在低電勢(shì)側(cè)電源端子VSS和結(jié)點(diǎn)N1之間串聯(lián)連接的開關(guān)210和電阻器208。將緩沖器202的輸出端子連接到控制電路205的輸入端子IN。將緩沖器203的 輸入端子連接到控制電路205的輸出端子OUT。將控制電路205的輸出端子C1連接到 開關(guān)209的柵極端子，通過反相器206將控制電路205的輸出端子C1連接到開關(guān)210的 柵極端子。在其它的雙向信號(hào)線中也采用這樣的外圍電路構(gòu)造。注意，對(duì)這些雙向信號(hào) 線共同地設(shè)置控制電路205。接下來，將描述根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路的操作。在 下文中解釋其中SoC電路100接收(讀取)從SDRAM 101發(fā)送的諸如數(shù)據(jù)DQ以及選通 信號(hào)DQS和DQSB的數(shù)據(jù)的情況。首先，SoC電路100向SDRAM電路101輸出控制信 號(hào)CMD。此后，例如，SDRAM電路101向SoC電路100發(fā)送存儲(chǔ)在由控制信號(hào)CMD 指定的地址的存儲(chǔ)器區(qū)域中的數(shù)據(jù)DQ以及選通信號(hào)DQS和DQSB。在該情況下，從 SDRAM電路101發(fā)送的數(shù)據(jù)DQ具有預(yù)定的突發(fā)長(zhǎng)度。SoC電路100通過相應(yīng)的信號(hào)線、外部端子201以及緩沖器202接收從SDRAM 電路101輸出的每個(gè)信號(hào)。注意，SoC電路100接收與選通信號(hào)DQS和DQSB同步的 數(shù)據(jù)DQ。將由SoC電路100接收到的數(shù)據(jù)DQ輸入到控制電路205和其它的外圍電路 (未示出)。在SoC電路100開始發(fā)送控制信號(hào)CMD時(shí)的時(shí)間與SoC電路100開始接收 相應(yīng)的數(shù)據(jù)DQ時(shí)的時(shí)間之間的時(shí)段被稱為讀取時(shí)延(RL)。當(dāng)接收從SDRAM電路101發(fā)送的數(shù)據(jù)時(shí)，SoC電路100控制相應(yīng)的終端電路
204的0DT功能被接通以降低在數(shù)據(jù)信號(hào)線DQ和選通信號(hào)線DQS和DQSB上出現(xiàn)的電 源噪聲。具體地，SoC電路100基于來自控制電路205的控制信號(hào)(第一控制信號(hào))200 來控制設(shè)置在相應(yīng)的終端電路204中的開關(guān)209和210被接通，并且將相應(yīng)的信號(hào)線上的
6結(jié)點(diǎn)設(shè)定成預(yù)定電勢(shì)(例如，高電勢(shì)側(cè)電源電壓VDD的一半)。這使得SoC電路100能 夠通過降低包括在接收到的數(shù)據(jù)中的電源噪聲來準(zhǔn)確地接收數(shù)據(jù)。在下文中解釋其中SoC電路100向SDRAM電路101發(fā)送(寫入)數(shù)據(jù)的情況。 首先，SoC電路100向SDRAM電路101輸出控制信號(hào)CMD。此后，SoC電路100向 SDRAM電路101發(fā)送數(shù)據(jù)DQ以及選通信號(hào)DQS和DQSB。在該情況下，從SoC電路 100發(fā)送的數(shù)據(jù)DQ具有預(yù)定的突發(fā)長(zhǎng)度。然后，SDRAM電路101接收與選通信號(hào)DQS和DQSB同步的數(shù)據(jù)DQ。例如，
將數(shù)據(jù)DQ寫入到由控制信號(hào)CMD指定的地址的存儲(chǔ)器區(qū)域。在SoC電路100開始發(fā) 送控制信號(hào)CMD時(shí)的時(shí)間與SoC電路100開始發(fā)送相應(yīng)的數(shù)據(jù)DQ時(shí)的時(shí)間之間的時(shí)段 被稱為寫入時(shí)延(WL)。當(dāng)向SDRAM電路101發(fā)送數(shù)據(jù)時(shí)，SoC電路100控制相應(yīng)的終端電路204的 ODT功能被斷開。具體地，SoC電路100基于來自控制電路205的控制信號(hào)200來控制 設(shè)置在相應(yīng)的終端電路204中的開關(guān)209和210被斷開，從而防止通過緩沖器203和外部 端子201向SDRAM電路101發(fā)送的數(shù)據(jù)的電勢(shì)衰減。這使得SoC電路100能夠準(zhǔn)確地
發(fā)送數(shù)據(jù)。以該方式，SoC電路100基于控制信號(hào)CMD在SoC電路100在其中接收從 SDRAM電路101發(fā)送的數(shù)據(jù)的讀取模式和SoC電路100在其中向SDRAM電路101發(fā)送 數(shù)據(jù)的寫入模式之間進(jìn)行切換。注意，SoC電路100以預(yù)定的時(shí)間間隔輸出具有與時(shí)鐘 信號(hào)CK的一個(gè)周期相對(duì)應(yīng)的數(shù)據(jù)長(zhǎng)度的控制信號(hào)CMD。例如，SoC電路100以讀取模式接收諸如數(shù)據(jù)DQ的數(shù)據(jù)或者以寫入模式發(fā)送數(shù) 據(jù)，并且在預(yù)定的時(shí)間間隔之后，以相同的模式接收或發(fā)送另一數(shù)據(jù)。替代地，SoC電 路100以讀取模式接收諸如數(shù)據(jù)DQ的數(shù)據(jù)或者以寫入模式發(fā)送數(shù)據(jù)，并且在預(yù)定的時(shí)間 間隔之后，以不同的模式接收或者發(fā)送另一數(shù)據(jù)。重復(fù)如上所述的數(shù)據(jù)發(fā)送和接收。根據(jù)該示例性實(shí)施例的SoC電路100展示當(dāng)SoC電路100以讀取模式接收諸如 數(shù)據(jù)DQ的數(shù)據(jù)，并且在預(yù)定的時(shí)間間隔之后，以讀取模式再次接收另一數(shù)據(jù)時(shí)的特性。 將參考圖3來描述在該情況下的SoC電路100的操作。首先，SoC電路100向SDRAM電路101輸出控制信號(hào)CMD (由圖3中所示的 “A”指示并且在下文中被稱為“讀取命令A(yù)”)。然后，在讀取時(shí)延RL的時(shí)段(圖3 中所示的“C” )之后，SDRAM電路101向SoC電路100發(fā)送具有預(yù)定突發(fā)長(zhǎng)度的數(shù)據(jù) DQ(圖3中所示的“D” )和相應(yīng)的選通信號(hào)DQS和DQSB。在該情況下，當(dāng)通過雙向數(shù)據(jù)信號(hào)線(數(shù)據(jù)信號(hào)線DQ以及選通信號(hào)線DQS和 DQSB)接收數(shù)據(jù)時(shí)，SoC電路100控制相應(yīng)的終端電路204的ODT功能被接通。在輸出讀取命令A(yù)之后，在預(yù)定的時(shí)間間隔的時(shí)段(圖3中所示的“B” )之 后，SoC電路100輸出讀取命令E(圖3中所示的“E”)。在讀取時(shí)延RL的時(shí)段(圖 3中所示的“F”)之后，SDRAM電路101向SoC電路100發(fā)送具有預(yù)定的突發(fā)長(zhǎng)度的 數(shù)據(jù)DQ (圖3中所示的“G”)以及相應(yīng)的選通信號(hào)DQS和DQSB。在該情況下，設(shè)置在SoC電路100中的控制電路205基于讀取命令(A、E)的時(shí) 段(B)、讀取時(shí)延RL(C、F)以及數(shù)據(jù)DQ的突發(fā)長(zhǎng)度(D，G)來計(jì)算其中沒有發(fā)送數(shù)據(jù) DQ的時(shí)段(H)?；谟纱双@得的時(shí)段，控制電路205確定在其中沒有發(fā)送數(shù)據(jù)DQ的時(shí)段(H)期間是否斷開終端電路204的ODT功能。然后，控制電路205基于該確定的結(jié) 果將控制信號(hào)200輸出到終端電路204。當(dāng)時(shí)段(H)小于或者等于預(yù)定閾值時(shí)，終端電 路204使得ODT功能在時(shí)段(H)(圖中所示的“I” )期間持續(xù)接通。當(dāng)時(shí)段(H)超過 預(yù)定閾值時(shí)，終端電路204在時(shí)段(H)期間斷開ODT功能。在重復(fù)讀取模式的情況下，當(dāng)終端電路204使得ODT功能在其中沒有執(zhí)行數(shù)據(jù) 傳輸?shù)臅r(shí)段的期間持續(xù)接通時(shí)，從ODT功能的開啟狀態(tài)到關(guān)閉狀態(tài)的切換可能導(dǎo)致出現(xiàn) 的電源噪聲不會(huì)在與終端電路204相對(duì)應(yīng)的雙向信號(hào)線上出現(xiàn)。因此，SoC電路100能 夠通過降低在現(xiàn)有技術(shù)中已經(jīng)成為問題的電源噪聲來準(zhǔn)確地接收數(shù)據(jù)。在重復(fù)讀取模式的情況下，當(dāng)其中沒有執(zhí)行數(shù)據(jù)傳輸?shù)臅r(shí)段(H)超過閾值時(shí)， 在其中沒有執(zhí)行數(shù)據(jù)傳輸?shù)臅r(shí)段期間終端電路204將ODT功能從開啟狀態(tài)切換到關(guān)閉狀 態(tài)。換言之，在足以收斂由于從ODT功能的開啟狀態(tài)到關(guān)閉狀態(tài)的切換而導(dǎo)致的電源噪 聲的時(shí)段度過之后，SoC電路100能夠再次控制終端電路204的ODT功能從關(guān)閉狀態(tài)切 換到開啟狀態(tài)。這使得SoC電路100能夠通過降低電源噪聲的效應(yīng)來準(zhǔn)確地接收數(shù)據(jù)。 注意，只要在下一次數(shù)據(jù)接收開始時(shí)的時(shí)間之前電源噪聲被收斂，就可以任意地確定從 ODT功能的開啟狀態(tài)到關(guān)閉狀態(tài)的切換的時(shí)序。如上所述，在接收機(jī)電路(例如，SoC電路100)持續(xù)接收數(shù)據(jù)的情況下，根 據(jù)本發(fā)明的該示例性實(shí)施例的半導(dǎo)體集成電路基于數(shù)據(jù)接收間隔控制接收機(jī)電路的ODT 功能被接通和斷開。換言之，根據(jù)該示例性實(shí)施例的半導(dǎo)體集成電路控制接收機(jī)電路的 ODT功能持續(xù)開啟或者從開啟狀態(tài)切換到關(guān)閉狀態(tài)。這使得根據(jù)該示例性實(shí)施例的半導(dǎo) 體集成電路能夠通過降低電源噪聲的效應(yīng)來準(zhǔn)確地執(zhí)行數(shù)據(jù)的發(fā)送和接收。[第二示例性實(shí)施例]在第一示例性實(shí)施例中，已經(jīng)解釋了其中SoC電路100包括終端電路204的情 況。同時(shí)，在該示例性實(shí)施例中，解釋了其中SDRAM電路也包括終端電路的情況。參考圖4，與圖2中示出的SDRAM電路101相對(duì)應(yīng)的SDRAM電路102進(jìn)一步 包括終端電路(第二終端電路)215。圖4示出了作為選通信號(hào)線DQS[3:0]和DQSB[3:0] 以及數(shù)據(jù)信號(hào)線DQ[31:0]中的一個(gè)的1比特雙向信號(hào)線和對(duì)應(yīng)的外圍電路。圖4中示出的電路包括SoC電路100和SDRAM電路102。SDRAM電路102包 括SDRAM單元211、外部端子212、緩沖器213、緩沖器214、終端電路215以及反相器 216。終端電路215包括電阻器(第二電阻器)217、電阻器218、開關(guān)(第二開關(guān))219 以及開關(guān)220。SoC電路100的電路結(jié)構(gòu)和操作與第一示例性實(shí)施例的相同，因此省略其 描述。關(guān)于與ODT功能相關(guān)聯(lián)的并且設(shè)置在SDRAM電路102中的電路的連接和操作， 將僅描述與SoC電路100不同的內(nèi)容。當(dāng)接收從SoC電路100發(fā)送的數(shù)據(jù)時(shí)，SDRAM電路102控制相應(yīng)的終端電路 215的ODT功能被接通以降低在數(shù)據(jù)信號(hào)線DQ以及選通信號(hào)線DQS和DQSB上出現(xiàn)的 電源噪聲。具體地，SDRAM電路102基于來自控制電路205的控制信號(hào)(第二控制信 號(hào))221來控制設(shè)置在相應(yīng)的終端電路215中的開關(guān)219和220被接通，并且將相應(yīng)的信號(hào) 線上的結(jié)點(diǎn)設(shè)定為預(yù)定的電勢(shì)(例如，高電勢(shì)側(cè)電源端子VDD的一半)。這使得SDRAM 電路102能夠通過降低包括在接收到的數(shù)據(jù)中的電源噪聲來準(zhǔn)確地接收數(shù)據(jù)。當(dāng)向SoC電路100發(fā)送數(shù)據(jù)時(shí)，SDRAM電路102控制相應(yīng)的終端電路215的ODT功能被斷開。具體地，SDRAM電路102基于來自控制電路205的控制信號(hào)221來 控制設(shè)置在相應(yīng)的終端電路215中的開關(guān)219和220被斷開，從而防止通過緩沖器214和 外部端子212向SoC電路100發(fā)送的數(shù)據(jù)的電勢(shì)被衰減。這使得SDRAM電路102能夠 準(zhǔn)確地發(fā)送數(shù)據(jù)。另外，與ODT功能相關(guān)聯(lián)的和設(shè)置在SDRAM電路102中的電路的連 接和操作與第一示例性實(shí)施例的相同，因此省略其描述。通過該電路構(gòu)造，在通過雙向信號(hào)在收發(fā)機(jī)之間進(jìn)行數(shù)據(jù)傳輸?shù)那闆r下，即使 收發(fā)機(jī)中的任何一個(gè)作為接收機(jī)電路來操作，根據(jù)該示例性實(shí)施例的半導(dǎo)體集成電路也 能夠通過控制接收機(jī)電路的0DT功能來準(zhǔn)確地執(zhí)行數(shù)據(jù)的發(fā)送和接收。注意，本發(fā)明不限于上述示例性實(shí)施例，但是在本發(fā)明的范圍內(nèi)能夠適當(dāng)?shù)剡M(jìn) 行修改。例如，盡管上述示例性實(shí)施例已經(jīng)描述了其中半導(dǎo)體集成電路包括單個(gè)SDRAM 電路的示例，但是本發(fā)明不限于此。根據(jù)本發(fā)明的半導(dǎo)體集成電路還適用于包括多個(gè) SDRAM電路的電路構(gòu)造。盡管上述示例性實(shí)施例已經(jīng)描述了下述示例，其中，當(dāng)接收機(jī)電路(例如，SoC 電路100)持續(xù)接收數(shù)據(jù)時(shí)，控制電路205基于諸如讀取命令的地址命令的間隔、讀取時(shí) 延RL以及數(shù)據(jù)DQ的突發(fā)長(zhǎng)度來輸出控制信號(hào)(例如，控制信號(hào)200)，但是本發(fā)明不限 于此。如果能夠基于數(shù)據(jù)接收間隔來控制ODT功能，則本發(fā)明還適用于基于上述信息片 段中的至少一個(gè)(例如，地址命令的間隔)來輸出控制信號(hào)(例如，控制信號(hào)200)。此外，終端電路不限于在上述示例性實(shí)施例中說明的電路。本發(fā)明還適用于包 括在具有預(yù)定的電勢(shì)(例如，高電勢(shì)側(cè)電源電壓VDD的一半)的電源端子(第一電源端 子)和相應(yīng)的雙向信號(hào)線上的結(jié)點(diǎn)之間串聯(lián)連接的電阻器和開關(guān)的電路構(gòu)造。本領(lǐng)域的普通技術(shù)人員能夠根據(jù)需要組合第一和第二示例性實(shí)施例。雖然已經(jīng)按照若干示例性實(shí)施例描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員將認(rèn)識(shí) 到，可以在所附的權(quán)利要求的精神和范圍內(nèi)通過各種修改來實(shí)踐本發(fā)明，并且本發(fā)明并 不限于上述示例。此外，權(quán)利要求的范圍不受上述示例性實(shí)施例的限制。此外，應(yīng)當(dāng)注意，申請(qǐng)人希望涵蓋所有權(quán)利要求要素的等同形式，即使其在后 期的審查過程中被修改。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括第一收發(fā)機(jī)和第二收發(fā)機(jī)，所述第一收發(fā)機(jī)和所述第二收發(fā)機(jī)通過信號(hào)線執(zhí)行數(shù)據(jù) 的發(fā)送和接收，其中所述第一收發(fā)機(jī)包括第一終端電路，所述第一終端電路包括第一電阻器和第一開關(guān)，所述第一電阻器被 設(shè)置在第一電源端子和所述信號(hào)線之間，所述第一開關(guān)控制流過所述第一電阻器的電流 被導(dǎo)通和截止；以及控制電路，所述控制電路將第一控制信號(hào)輸出到所述第一終端電路，使得當(dāng)所述第 一收發(fā)機(jī)接收數(shù)據(jù)時(shí)，所述第一開關(guān)被接通，當(dāng)所述第一收發(fā)機(jī)發(fā)送數(shù)據(jù)時(shí)，所述第一 開關(guān)被斷開，并且當(dāng)所述第一收發(fā)機(jī)在接收數(shù)據(jù)之后進(jìn)一步接收另一數(shù)據(jù)時(shí)，在接收到 所述數(shù)據(jù)之后的第一預(yù)定時(shí)段期間，所述第一開關(guān)持續(xù)接通。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述第一預(yù)定時(shí)段是基于所述第一 收發(fā)機(jī)的數(shù)據(jù)接收間隔而決定的。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述數(shù)據(jù)接收間隔是基于在所述第 一收發(fā)機(jī)向所述第二收發(fā)機(jī)輸出用于接收數(shù)據(jù)的命令時(shí)的時(shí)間與所述第一收發(fā)機(jī)進(jìn)一步 向所述第二收發(fā)機(jī)輸出用于接收另一數(shù)據(jù)的命令時(shí)的時(shí)間之間的時(shí)段而決定的。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述數(shù)據(jù)接收間隔是基于在所述第 一收發(fā)機(jī)向所述第二收發(fā)機(jī)輸出用于接收數(shù)據(jù)的命令時(shí)的時(shí)間與所述第一收發(fā)機(jī)開始接 收數(shù)據(jù)時(shí)的時(shí)間之間的時(shí)延而決定的。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述數(shù)據(jù)接收間隔是基于所述數(shù)據(jù) 的突發(fā)長(zhǎng)度而決定的。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述控制電路輸出所述第一控制信 號(hào)，使得當(dāng)所述第一收發(fā)機(jī)在接收到數(shù)據(jù)之后進(jìn)一步接收另一數(shù)據(jù)時(shí)并且當(dāng)所述數(shù)據(jù)接 收間隔超過預(yù)定閾值時(shí)，所述第一開關(guān)被斷開，而不是持續(xù)接通。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中所述第二收發(fā)機(jī)包括第二終端電路，所述第二終端電路包括第二電阻器和第二開 關(guān)，所述第二電阻器被設(shè)置在所述第一電源端子和所述信號(hào)線之間，所述第二開關(guān)控制 流過所述第二電阻器的電流被導(dǎo)通和截止；以及所述控制電路將第二控制信號(hào)輸出到所述第二終端電路，使得當(dāng)所述第二收發(fā)機(jī)接 收數(shù)據(jù)時(shí)所述第二開關(guān)被接通，當(dāng)所述第二收發(fā)機(jī)發(fā)送數(shù)據(jù)時(shí)所述第二開關(guān)被斷開，并 且當(dāng)所述第二收發(fā)機(jī)在接收數(shù)據(jù)之后進(jìn)一步接收另一數(shù)據(jù)時(shí)，在接收到所述數(shù)據(jù)之后的 第二預(yù)定時(shí)段期間，所述第二開關(guān)持續(xù)接通。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其中，所述第二預(yù)定時(shí)段是基于所述第二 收發(fā)機(jī)的數(shù)據(jù)接收間隔而決定的。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路，其中，所述第二收發(fā)機(jī)的所述數(shù)據(jù)接收間 隔是基于在所述第一收發(fā)機(jī)向所述第二收發(fā)機(jī)輸出用于發(fā)送數(shù)據(jù)的命令時(shí)的時(shí)間與所述 第一收發(fā)機(jī)進(jìn)一步向所述第二收發(fā)機(jī)輸出用于發(fā)送另一數(shù)據(jù)的命令時(shí)的時(shí)間之間的時(shí)段 而決定的。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路，其中，所述第二收發(fā)機(jī)的所述數(shù)據(jù)接收間隔是基于在所述第一收發(fā)機(jī)向所述第二收發(fā)機(jī)輸出用于發(fā)送數(shù)據(jù)的命令時(shí)的時(shí)間與所 述第一收發(fā)機(jī)開始發(fā)送數(shù)據(jù)時(shí)的時(shí)間之間的時(shí)延而決定的。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路，其中，所述第二收發(fā)機(jī)的所述數(shù)據(jù)接收 間隔是基于所述數(shù)據(jù)的突發(fā)長(zhǎng)度而決定的。
12.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路，其中，所述控制電路輸出所述第二控制 信號(hào)，使得當(dāng)所述第二收發(fā)機(jī)在接收數(shù)據(jù)之后進(jìn)一步接收另一數(shù)據(jù)時(shí)并且當(dāng)所述數(shù)據(jù)接 收間隔超過預(yù)定閾值時(shí)，所述第二開關(guān)被斷開，而不是持續(xù)接通。
全文摘要
提供了一種根據(jù)本發(fā)明的示例性方面的半導(dǎo)體集成電路，包括第一收發(fā)機(jī)和第二收發(fā)機(jī)，該第一收發(fā)機(jī)和第二收發(fā)機(jī)通過信號(hào)線執(zhí)行數(shù)據(jù)的發(fā)送和接收。第一收發(fā)機(jī)包括第一終端電路，該第一終端電路包括第一電阻器和第一開關(guān)，該第一電阻器被設(shè)置在第一電源端子和信號(hào)線之間，第一開關(guān)控制流過第一電阻器的電流被導(dǎo)通和截止；以及控制電路，該控制電路將第一控制信號(hào)輸出到第一終端電路，使得當(dāng)?shù)谝皇瞻l(fā)機(jī)接收數(shù)據(jù)時(shí)第一開關(guān)被接通，當(dāng)?shù)谝皇瞻l(fā)機(jī)發(fā)送數(shù)據(jù)時(shí)第一開關(guān)被斷開，并且當(dāng)?shù)谝皇瞻l(fā)機(jī)在接收數(shù)據(jù)之后進(jìn)一步接收另一數(shù)據(jù)時(shí)，在接收到數(shù)據(jù)之后的第一預(yù)定時(shí)段期間第一開關(guān)持續(xù)接通。
文檔編號(hào)G06F13/16GK102012875SQ20101027914
公開日2011年4月13日 申請(qǐng)日期2010年9月8日 優(yōu)先權(quán)日2009年9月8日
發(fā)明者光明雅泰, 飯塚洋一 申請(qǐng)人:瑞薩電子株式會(huì)社