專利名稱：數(shù)據(jù)處理系統(tǒng)中的異步擴展電路的制作方法
技術領域：
本公開此處涉及一種數(shù)據(jù)處理系統(tǒng)，更具體地，涉及一種在諸如智能電話和導航 設備的移動系統(tǒng)中通常具有異步橋功能的異步擴展(asynchronousupsizing)。
背景技術：
在諸如智能電話、個人導航設備、便攜式互聯(lián)網(wǎng)設備、便攜式廣播設備或多媒體設 備的移動系統(tǒng)中，在片上系統(tǒng)(下文中稱作“SoC”)上使用高頻運行的高性能移動應用處理 器以支持各種應用。由于移動應用處理器負責算術運算和程序命令執(zhí)行，因此移動應用處理器是影響 移動SoC性能的關鍵元件。移動應用處理器可以包括片上輔助高速緩存(稱作L2(層2) 高速緩存)，以便能夠集成各種功能，例如無線通信、個人導航、相機、便攜式游戲、便攜式音 頻/視頻播放器、移動TV和個人數(shù)字助理(PDA)。當由于處理器原因而使得存儲器業(yè)務繁 重時，添加L2高速緩存是增加移動系統(tǒng)性能的公知方法。為了有效設計SoC，選擇用于相互通信的總線系統(tǒng)是將要在一個芯片上集成的多 個預先設計的知識產(chǎn)權(IP)(已購買外圍功能塊)之間的一種選擇。已知總線系統(tǒng)的一個 典型示例是基于來自高級RISC機器(ARM)公司的AMBA協(xié)議的AMBA3. 0高級可擴展接口 (AXI)總線系統(tǒng)。因為例如開發(fā)時間和人力的局限，作為SoC的各部分的外圍功能塊，例如直接存 儲器存取控制器(DMAC)、通用串行總線(USB)、外圍組件互連(PCI)、靜態(tài)存儲器控制器 (SMC)和智能卡接口(SCI)，可以作為來自外部供應商的IP進行采購。所采購的外圍功能 塊IP與中央處理單元(CPU)和數(shù)據(jù)處理功能塊一起被集成在芯片上以組成SoC。隨著用戶對高性能移動應用處理器需求的增加，SoC中的CPU和高速緩存控制器 的工作頻率已經(jīng)達到數(shù)千兆赫(GHz)。與之相反，總線系統(tǒng)的頻率未增加到數(shù)GHz。作為替 換，利用比CPU更寬的數(shù)據(jù)總線寬度來降低數(shù)據(jù)傳輸率(頻率)。例如，當具有大約IGHz 的工作頻率的CPU的數(shù)據(jù)總線寬度是64位時，總線系統(tǒng)的工作頻率可被設計為具有大約 200MHz的工作頻率和大約128位的數(shù)據(jù)總線寬度。因此，為了調節(jié)數(shù)據(jù)傳輸率，可以在中央處理單元(可連接到高速緩存控制器的 CPU,具有64位數(shù)據(jù)總線寬度和IGHz工作頻率)與具有128位數(shù)據(jù)總線寬度和200MHz工 作頻率(傳輸率)的總線系統(tǒng)之間提供64位數(shù)據(jù)到128位數(shù)據(jù)擴展電路。由于SoC設計的尺寸增加，廣泛使用異步橋(async brige)，并且由于帶寬需求的 增加已經(jīng)引入了 128位AXI總線，因此擴展器和異步橋的性能被認為是至關重要的因素。異 步橋和擴展器對于顯示IP路徑來說都是必需的。對這樣的顯示IP的業(yè)務模式進行分析通常會導致連續(xù)的突發(fā)讀請求。當在其中顯示IP被收集的顯示子系統(tǒng)中連續(xù)地顯示讀請求時，“讀就緒”信號由于 異步橋和擴展器的帶寬差而可能未被維持為高。在這樣的情況下，存儲器控制器的操作可 能停止，這影響了整個系統(tǒng)的性能。因此，為了使性能惡化最少，被提供給存儲器控制器的 “讀就緒”信號必須被維持為高。在這種情況下，由于異步橋和擴展器兩者需要緩沖器，因此 可以增加門(例如晶體管)數(shù)開銷。而且，當在突發(fā)寫的情況下對寫地址通道和寫數(shù)據(jù)通道執(zhí)行壓縮以增加公用程序 總線(bus utility)時，需要更為有效的壓縮方案。例如，當異步橋和擴展器彼此獨立且分 離時，可能降低通道壓縮的效率，由此導致等待時間(latency)和公用程序總線惡化。因此，需要更有效率的通道壓縮技術來減少可應用于移動系統(tǒng)的異步橋和擴展器 中的門數(shù)開銷。

發(fā)明內(nèi)容
本公開提供了一種能夠提高數(shù)據(jù)處理系統(tǒng)的性能的異步擴展電路。本公開也提供了一種能夠減少門數(shù)開銷的異步擴展電路。本公開也提供了一種具有異步橋功能的擴展電路。本公開也提供了一種能夠更有效地執(zhí)行通道壓縮的異步擴展電路和異步擴展方法。本公開也提供了一種擴展電路和使用該擴展電路的數(shù)據(jù)處理系統(tǒng)，其能夠減小電 路所占據(jù)的面積并且在突發(fā)寫操作期間改善等待時間和公用程序總線。本發(fā)明構思的一方面提供了一種數(shù)據(jù)處理系統(tǒng)中的異步擴展電路，包括異步打包 器和異步解包器。異步打包器包括寫緩沖器，用于異步橋以及用于擴展和緩沖寫通道數(shù) 據(jù)；以及第一和第二異步打包控制器，用于關于在突發(fā)寫操作期間輸入到寫緩沖器/從寫 緩沖器輸出的寫通道數(shù)據(jù)，分別根據(jù)第一和第二時鐘來控制通道壓縮。異步解包器包括讀 緩沖器，用于異步橋以及用于擴展和緩沖讀通道數(shù)據(jù)；以及第一和第二異步解包控制器，用 于關于在突發(fā)讀操作期間輸入到讀緩沖器/從讀緩沖器輸出的讀通道數(shù)據(jù)，分別根據(jù)第一 和第二時鐘來控制通道壓縮。在一些實施例中，所述寫緩沖器可以包括分別分配給寫地址通道、寫數(shù)據(jù)通道和 寫響應通道的存儲器。所述讀緩沖器可以包括分別分配給讀地址通道和讀數(shù)據(jù)通道的存儲
ο第一時鐘可以是總線主時鐘，第二時鐘可以是總線從時鐘。第二時鐘可以是高級 可擴展接口(AXI)總線時鐘。在其它實施例中，在第一時鐘的頻率高于第二時鐘的頻率時，在突發(fā)寫操作期間 寫地址通道的請求可以提前預定數(shù)量的時鐘周期，以便執(zhí)行等待時間優(yōu)化的擴展。而且，在 第一時鐘的頻率低于第二時鐘的頻率時，在突發(fā)寫操作期間可以延遲寫地址通道的請求預 定數(shù)量的時鐘周期，以便執(zhí)行公用程序總線優(yōu)化的擴展。在其它實施例中，所述存儲器可以分別是先進先出(FIFO)存儲器。而且，總線主 時鐘可以是從存儲器控制器提供的時鐘。在其它實施例中，所述異步打包器可以對寫通道數(shù)據(jù)執(zhí)行異步打包，并且所述異步解包器對讀通道數(shù)據(jù)執(zhí)行異步解包。本發(fā)明構思的另一方面提供了一種數(shù)據(jù)處理系統(tǒng)中的異步擴展電路，包括異步打 包器和異步解包器。異步打包器包括第一、第二和第三異步存儲器，共同地用于異步橋以 及用于擴展和緩沖寫通道數(shù)據(jù)；以及第一和第二異步打包控制器，用于關于在突發(fā)寫操作 期間輸入到第一、第二和第三異步存儲器/從第一、第二和第三異步存儲器輸出的寫通道 數(shù)據(jù)，分別根據(jù)主時鐘和從時鐘來控制通道壓縮。異步解包器包括第四和第五異步存儲 器，共同地用于異步橋以及用于擴展和緩沖讀通道數(shù)據(jù)；以及第一和第二異步解包控制器， 用于關于在突發(fā)讀操作期間輸入到第四和第五異步存儲器/從第四和第五異步存儲器輸 出的讀通道數(shù)據(jù)，分別根據(jù)主時鐘和從時鐘來控制通道壓縮。在一些實施例中，主時鐘可以是CPU時鐘，從時鐘可以是AXI總線時鐘。在其它實施例中，第一異步存儲器、第二異步存儲器和第三異步存儲器可被分別 分配給寫地址通道、寫數(shù)據(jù)通道和寫響應通道。而且，第四異步存儲器和第五異步存儲器可 被分別分配給讀地址通道和寫數(shù)據(jù)通道。在其它實施例中，在主時鐘的頻率高于從時鐘的頻率時，在突發(fā)寫操作期間寫地 址通道的請求可以提前預定數(shù)量的時鐘周期，以便執(zhí)行等待時間優(yōu)化的擴展。甚至在其它實施例中，在主時鐘的頻率低于從時鐘的頻率時，在突發(fā)寫操作期間 可以延遲寫地址通道的請求預定數(shù)量的時鐘周期，以便執(zhí)行公用程序總線優(yōu)化的擴展。本發(fā)明構思的其它方面提供了一種數(shù)據(jù)處理系統(tǒng)，包括中央處理單元(CPU)，連 接到層2(L2)高速緩存控制器；經(jīng)由L2高速緩存控制器連接在CPU與接口總線之間的異步 擴展電路。異步擴展電路包括異步打包器和異步解包器。異步打包器包括寫緩沖器，共同 地用于異步橋以及用于擴展和緩沖寫通道數(shù)據(jù)；和第一和第二異步打包控制器，用于關于 在突發(fā)寫操作期間輸入到寫緩沖器/從寫緩沖器輸出的寫通道數(shù)據(jù)，分別根據(jù)第一和第二 時鐘來控制通道壓縮。異步解包器包括讀緩沖器，共同地用于異步橋以及擴展和緩沖讀通 道數(shù)據(jù)；以及第一和第二異步解包控制器，用于關于在突發(fā)讀操作期間輸入到讀緩沖器/ 從讀緩沖器輸出的讀通道數(shù)據(jù)，分別根據(jù)第一和第二時鐘來控制通道壓縮。以及顯示知識 產(chǎn)權(IP)，連接到該接口總線。在一些實施例中，顯示IP可以是用于移動系統(tǒng)的IP。 本發(fā)明構思的另一方面提供了一種數(shù)據(jù)處理系統(tǒng)中的異步打包方法，所述數(shù)據(jù)處 理系統(tǒng)包括寫緩沖器，共同地用于異步橋以及用于擴展和緩沖寫通道數(shù)據(jù)；以及第一和 第二異步打包控制器，用于關于在突發(fā)寫操作期間輸入到寫緩沖器/從寫緩沖器輸出的寫 通道數(shù)據(jù)，分別根據(jù)主時鐘和從時鐘來控制通道壓縮。所述異步打包方法包括當主時鐘的 頻率高于從時鐘的頻率時，在突發(fā)寫操作期間將寫地址通道的請求提前預定數(shù)量的時鐘周 期；和當主時鐘的頻率低于從時鐘的頻率時，在突發(fā)寫操作期間將寫地址通道的請求延遲 預定數(shù)量的時鐘周期。下面將參考附圖更詳細地描述本發(fā)明構思的示例性實施例。然而，本發(fā)明構思可 以以不同的形式體現(xiàn)并且不應當理解為限于此處闡述的實施例。相反，提供這些實施例，從 而本公開將會透徹完整，并且將向本領域的技術人員傳達本發(fā)明構思的范疇。在本公開中，當某些元件或線路是指連接到目標元件塊時，它們可以直接連接到 目標元件塊或者可以經(jīng)由其它元件間接地連接到目標元件塊。
在不同附圖中提供的相同或相似附圖標記表示相同或詳細組件。在一些附圖中， 為了有效解釋技術內(nèi)容可以夸大元件和線路的尺寸。將要注意，本文中描述和圖示的每個實施例包括其補充實施例。


包含附圖以提供對本發(fā)明構思的進一步理解，并且被并入此且構成本說明書的一 部分。附示了本發(fā)明構思的示例性實施例，且與說明書一起用于解釋本發(fā)明構思的原 理。附圖中圖1是根據(jù)本發(fā)明構思的示例性實施例的包括高性能總線矩陣的數(shù)據(jù)處理系統(tǒng) (例如片上系統(tǒng)(SoC))中的異步擴展電路500的方框圖；圖2是圖示數(shù)據(jù)處理系統(tǒng)中的圖1的異步擴展電路500中的數(shù)據(jù)擴展的方框圖和 定時圖；圖3是圖1的異步擴展電路500的異步擴展器200的詳細方框圖；圖4是根據(jù)本發(fā)明構思的示例性實施例的圖1的異步擴展電路500的異步擴展器 210的詳細方框圖；圖5是示出根據(jù)本發(fā)明構思的示例性實施例的門數(shù)減少的門數(shù)的表格；圖6是圖示根據(jù)本發(fā)明構思的示例性實施例的總線等待時間和公用程序總線優(yōu) 化的操作定時圖；圖7是根據(jù)本發(fā)明構思的示例性實施例的主時鐘和從時鐘的頻率之間的比率表；圖8是示出取決于圖7的頻率比和突發(fā)長度的時鐘的波動的表格；圖9是映射圖8的表格中的時鐘波動分布的圖；和圖10是采用根據(jù)本發(fā)明構思的實施例的異步擴展電路的移動數(shù)據(jù)處理系統(tǒng)的 圖。
具體實施例方式圖1是根據(jù)本發(fā)明構思的實施例的片上系統(tǒng)(SoC)中的異步擴展電路500的方框 圖，所述片上系統(tǒng)使用高級RISC機器(ARM)公司的PrimCell高性能矩陣(HPM)。參考圖1，從接口(Si)上的接口支持組件的示例性連接示出為包括橋單元2、擴展 器200、寄存器片4和總線矩陣300。用作頻率轉換元件的橋單元2可以跨接在兩個異步時 鐘域之間。擴展器200可以是數(shù)據(jù)總線寬度轉換元件，能夠使主方連接到具有更大數(shù)據(jù)數(shù) 據(jù)寬度的從方。寄存器片4可以是緩沖元件，用于存儲高級微控制器總線體系(AMBA)高級 可擴展接口(AXI)信號。在圖1中，擴展器200可以主要執(zhí)行數(shù)據(jù)擴展器的功能，例如用于將64位數(shù)據(jù)擴 展為128位數(shù)據(jù)以便降低傳輸率。在圖1中，與橋單元2連接的從接口(SI)IOO可以連接 到具有大約64位數(shù)據(jù)的總線寬度和大約IGHz的工作頻率的中央處理單元(CPU)(例如具 有應用處理器，未示出)方，并且總線矩陣300可以是具有大約128位數(shù)據(jù)的總線寬度和大 約200MHz的工作頻率的總線系統(tǒng)?？偩€矩陣300可以具有多層總線矩陣結構。MI (102)表 示總線矩陣300處的主接口。 圖2是圖示數(shù)據(jù)處理系統(tǒng)中的圖1的異步擴展電路500中數(shù)據(jù)擴展的方框圖和定時圖。參考圖2，數(shù)據(jù)處理系統(tǒng)可以包括在擴展器200之前的窄AXI總線和在擴展器200之后的寬AXI總線。擴展器200將施加到窄總線BN的32位、32位和64位數(shù)據(jù)分別擴展為 64位、128位和128位數(shù)據(jù)，以便將擴展后數(shù)據(jù)提供給寬總線BW。Lo是指最低有效位，Hi可 以表示最高有效位。例如，在總計128位數(shù)據(jù)中，0到63位可以對應于Lo，64到127位可以 對應于Hi。在圖2中，與橋單元2連接的從接口(Si) 100可以連接到中央處理單元(CPU) 方，CPU具有大約64位數(shù)據(jù)的總線寬度和大約IGHz的工作頻率，并且AXI總線矩陣300可 以是具有大約128位數(shù)據(jù)的總線寬度和大約200MHz的工作頻率的總線系統(tǒng)。圖3是圖示圖1的異步擴展電路500中的同步擴展器200的詳細方框圖。在圖3中，擴展器200以同步模式操作，并且包括同步打包器220和同步解包器 240，它們根據(jù)處理器時鐘CLKl操作。同步打包器220包括第一和第二同步存儲器21和23 以及同步打包控制器25。同步解包器240包括CAM 41、第三同步存儲器43和同步解包控 制器45。同步打包器220對寫地址通道、寫數(shù)據(jù)通道和寫響應通道執(zhí)行同步打包。同步解 包器240對讀地址通道和寫數(shù)據(jù)通道執(zhí)行同步解包。第一同步存儲器21響應于同步打包控制器25的控制存儲寫地址通道的地址，并 且擴展所存儲的地址以便將擴展后的地址輸出到總線矩陣300。第二同步存儲器23響應于同步打包控制器25的控制存儲寫數(shù)據(jù)通道的數(shù)據(jù)，并 且擴展所存儲的數(shù)據(jù)以便將擴展后的數(shù)據(jù)輸出到總線矩陣300。此處，所存儲的64位數(shù)據(jù) 被擴展和施加到總線矩陣300作為128位數(shù)據(jù)。CAM 41是執(zhí)行地址讀內(nèi)容可尋址存儲器(ARCAM)的功能的存儲器。第三同步存儲器41響應于同步解包控制器45的控制存儲讀地址通道的數(shù)據(jù)，并 且對所存儲的數(shù)據(jù)執(zhí)行位轉換以便將轉換后的數(shù)據(jù)輸出到從接口(Si) 100。第一到第三同步存儲器21、23和43可以使用具有先進先出(FIFO)功能的先進先 出存儲器來實現(xiàn)。在圖3中，可以在處理器的時鐘域下操作施加到擴展器200的時鐘CLK1。因此，當 處理器時鐘具有大約IGHz的頻率時，時鐘CLKl也可以賦予大約IGHz的頻率。另一方面， 總線矩陣300中使用的總線時鐘可以具有大約200MHz的頻率。處理器(或CPU)時鐘可以是由動態(tài)電壓頻率調整控制器(DVFSC)控制的動態(tài)電 壓頻率調整(DVFS)時鐘，該動態(tài)電壓頻率調整控制器已被用來最小化SoC的電流消耗。時 鐘頻率可以由DVFSC動態(tài)地控制。在圖3中，AW代表寫地址通道信號，W代表寫數(shù)據(jù)通道信號，B代表寫響應通道信 號，AR代表讀地址通道信號，R代表讀數(shù)據(jù)通道信號。而且，SI代表從接口 100，MI代表主 接口。由于圖3中所示的擴展器200以同步模式操作，因此它可以適用于以異步橋操作， 而不增加SoC設計的尺寸。在頻繁使用異步擴展器和異步橋的顯示器IP路徑中，操作性能是至關重要的。如 果“讀就緒”信號由于在顯示子系統(tǒng)中的異步橋和擴展器之間的帶寬差而未保持為高，則可 以停止存儲器控制器的操作，這對整個系統(tǒng)的性能有負面影響。因此，為了使性能惡化降至 最少，提供給存儲器控制器的“讀就緒”信號必須保持為高。在這種情況下，由于異步橋和擴展器兩者都需要緩沖器，因此可能引起門數(shù)開銷。如圖4所示，通過共享寫緩沖器和讀緩 沖器可以實現(xiàn)異步擴展器210(具有異步操作模式)并且減少門數(shù)開銷。當在突發(fā)寫操作中執(zhí)行通道壓縮時，如圖9所示，可以根據(jù)關于主和從之間的突 發(fā)長度和時鐘比的操作時鐘調節(jié)表來控制通道壓縮，以便改善等待時間或公用程序總線并 增加通道壓縮效率。
圖4是圖示根據(jù)本發(fā)明構思的示例性實施例的圖1的異步擴展電路500的異步擴 展器210的詳細方框圖。異步擴展器210包括第一和第二異步打包器222和224以及第一和第二異步解包 器 242 和 244。第一和第二異步打包器222和224共同地用于異步橋和用于擴展，并且共享緩沖 寫通道數(shù)據(jù)AW、W和B的第一到第三異步存儲器21、23和25。第一異步打包器222包括第 一異步打包控制器26，用于在突發(fā)寫期間關于輸入到第一到第三異步存儲器21、23和25/ 從第一到第三異步存儲器21、23和25輸出的寫通道數(shù)據(jù)，根據(jù)主時鐘CLKl來控制通道壓 縮。第二異步打包器224包括第二異步打包控制器27，用于在突發(fā)寫期間關于輸入到第一 到第三異步存儲器21、23和25/從第一到第三異步存儲器21、23和25輸出的寫通道數(shù)據(jù)， 根據(jù)從時鐘CLK2來控制通道壓縮。第一和第二異步解包器242和244共同用于異步橋和用于擴展，并且共享緩沖讀 通道數(shù)據(jù)AR和R的第四和第五異步存儲器41和43。第一異步解包器242包括第一異步解 包控制器46，用于在突發(fā)讀期間關于輸入到第四和第五異步存儲器41和43/從第四和第五 異步存儲器41和43輸出的讀通道數(shù)據(jù)，根據(jù)主時鐘CLKl控制通道壓縮。第二異步解包器 244包括第二異步解包控制器47，用于在突發(fā)讀期間關于輸入到第四和第五異步存儲器41 和43/從第四和第五異步存儲器41和43輸出的讀通道數(shù)據(jù)，根據(jù)從時鐘CLK2控制通道壓 縮。第一到第三異步存儲器21、23和25可被實現(xiàn)為FIFO存儲器，并且可以包含在寫 緩沖器28中。第四和第五異步存儲器41和43可被實現(xiàn)為FIFO存儲器并且可以包含在讀 緩沖器44中主時鐘CLKl可以是從存儲器控制器提供的時鐘或者CPU(未示出)的時鐘。從時 鐘CLK2可以是AXI總線時鐘。第一異步存儲器21響應于第一異步打包控制器26的控制，存儲寫地址通道AW的 地址。響應于第二異步打包控制器27的控制，第一異步存儲器21對所存儲的寫地址通道 Aff的地址執(zhí)行異步橋接和擴展，以便將擴展的地址輸出到總線矩陣300。第二異步存儲器23響應于第一異步打包控制器26的控制存儲寫數(shù)據(jù)通道W的數(shù) 據(jù)。響應于第二異步打包控制器27的控制，第二異步存儲器23對所存儲的寫地址通道W 的數(shù)據(jù)執(zhí)行異步橋接和擴展，以便將擴展的數(shù)據(jù)輸出到總線矩陣300。第三異步存儲器25響應于第二異步打包控制器27的控制存儲寫響應通道B的數(shù) 據(jù)。響應于第一異步打包控制器26的控制，第三異步存儲器25對所存儲的寫響應通道B 的數(shù)據(jù)執(zhí)行異步橋接和位寬度轉換，以便將轉換后的數(shù)據(jù)輸出到從接口 100。第四異步存儲器41響應于第一異步解包控制器46的控制存儲讀地址通道AR的 地址。響應于第二異步解包控制器47的控制，第四異步存儲器41對所存儲的讀地址通道AR的地址執(zhí)行異 步橋接和擴展，以便將擴展的地址輸出到總線矩陣300。第五異步存儲器43響應于第二異步解包控制器47的控制存儲讀響應通道R的數(shù) 據(jù)。響應于第一異步解包控制器46的控制，第五異步存儲器43對所存儲的讀響應通道R 的數(shù)據(jù)執(zhí)行異步橋接和位寬度轉換，以便將轉換后的數(shù)據(jù)輸出到從接口 100。在圖4中所示的異步擴展器210中，寫緩沖器28和讀緩沖器44可被共享來降低 門數(shù)開銷。圖5是示出根據(jù)本發(fā)明構思的示例性實施例的門數(shù)減少的表。在圖5的表格的第 一行中，5214(63K)所示為用于圖1的異步擴展電路500的圖4的異步擴展器210中的門 數(shù)。將會理解的是，與圖3的同步擴展器200具有的門數(shù)9773(117Κ)相比，圖4的異步擴 展器210具有的門數(shù)5214(63Κ)減少了大約47%。而且，在圖5的表格的第二行中，門數(shù)從 10838減少到5715。因此，通過共享寫緩沖器28和讀緩沖器24明顯地減少了門數(shù)。如圖9所示，當在突發(fā)寫操作中執(zhí)行通道壓縮時，根據(jù)關于主和從之間的突發(fā)長 度和時鐘比率的操作時鐘調節(jié)表，可以控制通道壓縮，從而改善總線等待時間(與如圖6的 Pl和Ρ2定時中所示的Gl和G2相比)或者公用程序總線(與如圖6的Ρ3和Ρ4定時中所 示的G3和G4相比)。圖6是圖示圖4的異步擴展器210具有的總線等待時間和公用程序總線優(yōu)化的操 作定時圖。圖7是示出圖4的異步擴展器210中的主時鐘和從時鐘的頻率之間的比率表。圖8是示出取決于圖7的頻率比和突發(fā)長度的時鐘波動的表。圖9是圖示根據(jù)時鐘的波動分布重新構造的圖8的表中的頻率比的圖。參考圖6，定時波形Al代表AW請求，Α2代表64位寬的寫數(shù)據(jù)。A3是128位寬的 寫數(shù)據(jù)。例如，當總線主時鐘和從時鐘的頻率等于大約200MHz時，對于突發(fā)寫操作，AW請 求可被延遲一定數(shù)量的時鐘，就像A4相對于Al被延遲一樣。而且，從擴展器輸出的128位 寬的寫數(shù)據(jù)可以變成如A5中所示被延遲。另一方面，當總線主時鐘大約為300MHz和總線從時鐘大約為200MHz時，在圖3的 同步擴展器200中，AW請求可被生成為類似G1，并且128位寬的寫數(shù)據(jù)可被輸出為像G2 — 樣，以便在突發(fā)寫操作中改善等待時間。當總線主時鐘大約為200MHz且總線從時鐘大約為300MHz時，在圖3的同步擴展 器200中，Aff請求可被生成為類似G3，并且128位寬的寫數(shù)據(jù)可被輸出為像G4 —樣，以便 在突發(fā)寫操作中改善公用程序總線。在圖4的異步擴展器210中，如Pl和P2定時所示，寫地址通道的請求在突發(fā)寫操 作期間可以提前預定數(shù)量的時鐘周期。具體地，當總線主時鐘大約為300MHz且總線從時鐘 大約為200MHz時，在圖4的異步擴展器210中，AW請求可被生成為類似Pl，并且128位寬 的寫數(shù)據(jù)可被輸出為像P2 —樣，以便在突發(fā)寫操作中改善等待時間。由于定時波形P2是 提前輸出的數(shù)據(jù)，如箭頭ARl所示，因此可以改善等待時間。而且，當總線主時鐘的頻率低于總線從時鐘的頻率時，如P3和P4所示，寫地址通 道的請求可以在突發(fā)寫操作中延遲預定數(shù)量的時鐘周期，以便執(zhí)行公用程序總線優(yōu)化的擴 展。具體地，當總線主時鐘大約為200MHz且總線從時鐘大約為300MHz時，在圖4的擴展器 中，Aff請求可被生成為類似P3，并且128位寬的寫數(shù)據(jù)可被輸出為像P4 —樣，以便在突發(fā)寫操作中改善公用程序總線。盡管后來輸出了定時波形P4(與G4相比延遲兩個時鐘)，但 是由于在時間段Tl處的輸出，可以改善公用程序總線。 關于寫通道的壓縮，當在時間段T3輸出的寫數(shù)據(jù)是針對等待時間的通道壓縮時， 寫數(shù)據(jù)可以在時間段T2被輸出。在用于公用程序總線的通道壓縮中，由于寫數(shù)據(jù)在時間段 T3處輸出，因此可以使得壓縮進行得與減少的段一樣多。在關于寫通道的通道壓縮中，對于等待時間的請求提前或者對于公用程序總線的 請求延遲的程度可以取決于圖9中所示的表格映射。基于圖7和圖8的透徹理解，圖9可 以更好理解。參考圖7，以頻率遞增的順序在水平軸上排列總線主時鐘頻率，并且以頻率遞增的 順序在垂直軸上排列從時鐘。符號ns (毫微秒)表示時鐘的周期(相應頻率的倒數(shù))。例 如，300MHz時鐘具有大約3. 3ns的周期。圖7的表格的各區(qū)域(field)代表頻率比。因此，例如，在圖7中，數(shù)值1示出在 200MHz的主時鐘頻率和200MHz的從時鐘頻率相等的點處。因此，數(shù)值(比)0. 67示出在 300MHz的主時鐘和200MHz的從時鐘彼此交叉的點處。而且，數(shù)值1. 5示出在200MHz的主 時鐘和300MHz的從時鐘彼此交叉的點處。如圖8所示，根據(jù)頻率比可以構造和組織突發(fā)長 度的表格。在圖8中，以遞增順序沿著垂直軸示出頻率比(或時鐘比)。圖8的水平軸上示出 的AWLEN表示AW的長度，AWLENm-I表示突發(fā)長度。參考圖8，在垂直軸上的數(shù)值1. 00的基礎上沿著水平軸排列數(shù)值(1，2，1，2，3，2， 3，4，...，8)。該數(shù)值可以通過從AWLEN中減去AW獲得。因此，1-0 = 1，2-0 = 2，2_1 = 1， 并且最后數(shù)值8可以通過從16減去8而獲得。如圖9中所示，通過在垂直軸上的值1. 00的基礎上對圖8的數(shù)字表的相等值垂直 分組，得到映射時鐘t的波動分布的圖形。例如，對于與圖9中表示為“0”的區(qū)域對應的頻 率比和突發(fā)長度，不必提前或延遲請求。而且，對于與表示為“+1”的區(qū)域對應的頻率比和 突發(fā)長度，該請求可以相對于公用程序總線延遲一個時鐘。對于與表示為“_1”的區(qū)域對應 的頻率比和突發(fā)長度，該請求可以提前一個時鐘以便改善等待時間。對于與表示為“+4”的 區(qū)域對應的頻率比和突發(fā)長度，該請求可以相對于公用程序總線延遲四個時鐘。對于與表 示為“_3”的區(qū)域對應的頻率比和突發(fā)長度，該請求可以提前三個時鐘以便改善等待時間。因此，用于優(yōu)化等待時間和公用程序總線的通道壓縮操作可以通過圖4的異步擴 展器210的第一和第二異步打包控制器26和27來進行。根據(jù)本發(fā)明構思的示例性實施例，使用能夠在移動系統(tǒng)中利用的異步橋和異步擴 展器來降低門(晶體管)數(shù)開銷，并且能夠更有效地執(zhí)行通道壓縮。圖10是圖示根據(jù)本發(fā)明構思的實施例的利用異步擴展電路的移動數(shù)據(jù)處理系統(tǒng) 的圖。參考圖10，移動系統(tǒng)可以包括第一 CPU 500，其具有L2高速緩存，通過AXI總線 BUS 1連接到媒體系統(tǒng)510、調制解調器520、存儲器控制器(CPU) 410、引導ROM 430和顯示 控制器440。例如DRAM或閃速存儲器的存儲器420可以連接到存儲器控制器410。例如 IXD的顯示器450可以連接到顯示器控制器440。在圖10中，BUS 1可以是CPU總線，且BUS2可以是存儲器總線。CPTOOO除了內(nèi)部層2(L2)高速緩存以外，可以包括內(nèi)部層I(Ll)高速緩存。Ll高速緩存(未示出)可用于 存儲被頻繁訪問的數(shù)據(jù)和/或命令。類似地，L2高速緩存可用于存儲被頻繁訪問的數(shù)據(jù)和 /或命令。圖10的移動系統(tǒng)可以實現(xiàn)為各種設備，例如智能電話、個人導航設備、便攜式聯(lián) 網(wǎng)設備、便攜式廣播設備和多媒體設備。

在圖10的移動系統(tǒng)中，圖4的擴展器210可以連接在CPU 500與AXI總線BUSl 之間。在這種情況下，CPU時鐘可用作圖4的第一時鐘CLK1，且AXI總線BUSl的時鐘可 以是圖4的第二時鐘CLK2。在寫通道的壓縮操作期間，當?shù)谝粫r鐘CLKl的頻率高于第二頻率CLK2 (與兩個頻 率彼此相等的情況相比)時，圖4的電路可以在突發(fā)寫操作中將寫地址通道的請求提前預 定數(shù)量的時鐘周期。另一方面，當?shù)谝粫r鐘CLKl的頻率低于第二頻率CLK2(與兩個頻率彼 此相等的情況相比)時，所述電路可以在突發(fā)寫操作中將寫地址通道的請求延遲預定數(shù)量 的時鐘周期。如上所述，根據(jù)使用圖4的擴展器210的異步擴展電路500的配置，集成在芯片上 的電路500所占據(jù)的區(qū)域可以通過共享緩沖器來減小，由此降低了實現(xiàn)電路所需的成本。 而且，在異步打包器中的通道壓縮期間，可以優(yōu)化等待時間或公用程序總線，從而提高操作 性能。因此，當在圖10的SoC中采用使用圖4的擴展器210的異步擴展電路500時，可 以降低數(shù)據(jù)處理系統(tǒng)的制造成本，并且可以提高SoC的操作性能。盡管已經(jīng)在不限于此的本發(fā)明構思的上述示例性實施例中主要描述了緩沖器的 共享和通道壓縮，但是本發(fā)明構思的實施例也可以廣泛地應用于任何數(shù)據(jù)處理系統(tǒng)，其中 可能另外發(fā)生門(晶體管)數(shù)開銷或者通道壓縮效率不高。在應用本發(fā)明構思的實施例的移動系統(tǒng)中，處理器的數(shù)量可以增加到不止兩個。 處理器的示例(CPU 500，CPU 400)可以包括微處理器、CPU、數(shù)字信號處理器、微控制器、精 簡指令集計算機和復雜指令集計算機。上述主題將被認為是圖解性和非限制性的，并且所附權利要求往往涵蓋落入本發(fā) 明構思的真實精神和范疇之內(nèi)的所有所述修改、改進和其它實施例中。因此，為了法律允 許的最大程度，本發(fā)明構思的范疇將由所附權利要求及其等價物的最寬廣可容許解釋來確 定，并且不應當局限于或限制為示例性實施例的前面詳細描述。
權利要求
1.一種數(shù)據(jù)處理系統(tǒng)中的異步擴展電路，包括 異步打包器，包括寫緩沖器，用于異步橋以及用于擴展和緩沖寫通道數(shù)據(jù)；和第一和第二異步打包控制器，用于關于在突發(fā)寫操作期間輸入到寫緩沖器/從寫緩沖 器輸出的寫通道數(shù)據(jù)，分別根據(jù)第一和第二時鐘來控制通道壓縮；和 異步解包器，包括讀緩沖器，用于異步橋以及用于擴展和緩沖讀通道數(shù)據(jù)；和第一和第二異步解包控制器，用于關于在突發(fā)讀操作期間輸入到讀緩沖器/從讀緩沖 器輸出的讀通道數(shù)據(jù)，分別根據(jù)第一和第二時鐘來控制通道壓縮。
2.如權利要求1所述的異步擴展電路，其中所述寫緩沖器包括分別分配給寫地址通 道、寫數(shù)據(jù)通道和寫響應通道的存儲器。
3.如權利要求2所述的異步擴展電路，其中，在第一時鐘的頻率高于第二時鐘的頻率 時，在突發(fā)寫操作期間提前預定數(shù)量的時鐘周期執(zhí)行寫地址通道的請求，以便在擴展時優(yōu) 化等待時間。
4.如權利要求2所述的異步擴展電路，其中，在第一時鐘的頻率低于第二時鐘的頻率 時，在突發(fā)寫操作期間延遲寫地址通道的請求預定數(shù)量的時鐘周期，以便在擴展時優(yōu)化公 用程序總線。
5.如權利要求2所述的異步擴展電路，其中所述存儲器是先進先出(FIFO)存儲器。
6.如權利要求2所述的異步擴展電路，其中所述第一時鐘是總線主時鐘，所述第二時 鐘是高級可擴展接口(AXI)總線時鐘。
7.如權利要求6所述的異步擴展電路，其中所述異步打包器對寫通道數(shù)據(jù)執(zhí)行異步打 包，并且所述異步解包器對讀通道數(shù)據(jù)執(zhí)行異步解包。
8.一種數(shù)據(jù)處理系統(tǒng)中的異步擴展電路，包括 異步打包器，包括第一、第二和第三異步存儲器，共同地用于異步橋以及用于擴展和緩沖寫通道數(shù)據(jù)；和 第一和第二異步打包控制器，用于關于在突發(fā)寫操作期間輸入到第一、第二和第三異 步存儲器/從第一、第二和第三異步存儲器輸出的寫通道數(shù)據(jù)，分別根據(jù)總線主時鐘和總 線從時鐘來控制通道壓縮；和 異步解包器，包括第四和第五異步存儲器，共同地用于異步橋以及用于擴展和緩沖讀通道數(shù)據(jù)；和 第一和第二異步解包控制器，用于關于在突發(fā)讀操作期間輸入到第四和第五異步存儲 器/從第四和第五異步存儲器輸出的讀通道數(shù)據(jù)，分別根據(jù)總線主時鐘和總線從時鐘來控 制通道壓縮。
9.一種數(shù)據(jù)處理系統(tǒng)，包括中央處理單元(CPU)，包括層2(L2)高速緩存控制器； 連接在CPU與系統(tǒng)總線之間的異步擴展電路，包括 異步打包器，包括寫緩沖器，用于異步橋以及用于擴展和緩沖寫通道數(shù)據(jù)；和第一和第二異步打包控制器，用于關于在突發(fā)寫操作期間輸入到寫緩沖器/從寫緩沖器輸出的寫通道數(shù)據(jù)，分別根據(jù)第一和第二時鐘來控制通道壓縮；和 異步解包器，包括讀緩沖器，用于異步橋以及擴展和緩沖讀通道數(shù)據(jù)；和第一和第二異步解包控制器，用于關于在突發(fā)讀操作期間輸入到讀緩沖器/從讀緩沖 器輸出的讀通道數(shù)據(jù)，分別根據(jù)第一和第二時鐘來控制通道壓縮。
10. 一種數(shù)據(jù)處理系統(tǒng)中的異步打包方法，所述數(shù)據(jù)處理系統(tǒng)包括寫緩沖器，用于異 步橋以及用于擴展和緩沖寫通道數(shù)據(jù)；以及第一和第二異步打包控制器，用于關于在突發(fā) 寫操作期間輸入到寫緩沖器/從寫緩沖器輸出的寫通道數(shù)據(jù)，分別根據(jù)總線主時鐘和總線 從時鐘來控制通道壓縮，所述方法包括當總線主時鐘的頻率高于總線從時鐘的頻率時，在突發(fā)寫操作期間提前寫地址通道的 請求預定數(shù)量的時鐘周期；和當總線主時鐘的頻率低于總線從時鐘的頻率時，在突發(fā)寫操作期間延遲寫地址通道的 請求預定數(shù)量的時鐘周期。
全文摘要
一種數(shù)據(jù)處理系統(tǒng)中的異步擴展電路。所述異步擴展電路包括異步打包器和異步解包器。所述異步打包器包括寫緩沖器，共同地用于異步橋以及用于擴展和緩沖寫通道數(shù)據(jù)；以及第一和第二異步打包控制器，用于關于在突發(fā)寫操作期間輸入到寫緩沖器/從寫緩沖器輸出的寫通道數(shù)據(jù)，分別根據(jù)第一和第二時鐘來控制通道壓縮。所述異步解包器包括讀緩沖器，共同地用于異步橋以及用于擴展和緩沖讀通道數(shù)據(jù)；以及第一和第二異步解包控制器，用于關于在突發(fā)讀操作期間輸入到讀緩沖器/從讀緩沖器輸出的讀通道數(shù)據(jù)，分別根據(jù)第一和第二時鐘來控制通道壓縮。
文檔編號G06F13/36GK102103561SQ201010573018
公開日2011年6月22日 申請日期2010年12月1日 優(yōu)先權日2009年12月1日
發(fā)明者嚴濬亨, 姜賢俊, 尹栽根, 權佑徹, 鄭法澈 申請人:三星電子株式會社