專利名稱：基于fpga的快速沃爾什變換的實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子學(xué)領(lǐng)域和算法編程領(lǐng)域，主要是一種基于FPGA的快速沃爾什變 換的實(shí)現(xiàn)方法。
背景技術(shù)：
沃爾什函數(shù)系理論是隨著數(shù)字電子技術(shù)一同發(fā)展起來(lái)的另一類完全正交函數(shù)系。 由于其僅僅只取+1和-1這兩個(gè)數(shù)值，和數(shù)字邏輯特征一致，又與正弦函數(shù)有一系列本質(zhì)上 類似的性質(zhì)，因而在信號(hào)處理、通信和控制方面得到了廣泛的應(yīng)用。在水聲擴(kuò)頻通信信號(hào)處理中，接收端對(duì)擴(kuò)頻碼搜索需要進(jìn)行大規(guī)模、重復(fù)性的沃 爾什變換，而通用DSP芯片，由于其芯片組成結(jié)構(gòu)的限制，運(yùn)算速度始終不能滿足高速沃爾 什變換要求，以致水下擴(kuò)頻通信難以達(dá)到實(shí)時(shí)性要求。而針對(duì)大規(guī)模、重復(fù)性處理的應(yīng)用， FPGA比通用DSP有著明顯優(yōu)勢(shì)。在同等規(guī)模的門(mén)電路，在FPGA中幾乎全部的門(mén)電路都被用 來(lái)實(shí)現(xiàn)計(jì)算，但DSP只能用內(nèi)核中的某些功能單元來(lái)實(shí)現(xiàn)。因此采用FPGA來(lái)實(shí)現(xiàn)快速沃爾 什變換，將會(huì)對(duì)運(yùn)算速度產(chǎn)生極大的提高。

發(fā)明內(nèi)容
本發(fā)明的目的正是要克服上述技術(shù)的不足，而提供一種基于FPGA的快速沃爾什 變換的實(shí)現(xiàn)方法，在現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA，F(xiàn)ield Programmable Gate Array)中實(shí)現(xiàn)快 速沃爾什變換(FWT)算法，可以極大的提高該算法的運(yùn)算速度，增強(qiáng)系統(tǒng)處理能力，最終達(dá) 到提高系統(tǒng)性能的目的。本發(fā)明解決其技術(shù)問(wèn)題采用的技術(shù)方案這種基于FPGA的快速沃爾什變換的實(shí) 現(xiàn)方法，包括如下步驟采用雙口 SRAM作為流水級(jí)的中間級(jí)，每?jī)蓚€(gè)雙口 SRAM之間是一個(gè) 運(yùn)算器，一組流水級(jí)結(jié)構(gòu)一共有10組雙口 SRAM，總共有兩組流水級(jí)，兩組流水級(jí)之間采用 乒乓緩存結(jié)構(gòu)相互連接。作為優(yōu)選，采用基于乒乓緩存的串行流水級(jí)結(jié)構(gòu)，兩組串行流水結(jié)構(gòu)交替運(yùn)算；
權(quán)利要求
1.一種基于FPGA的快速沃爾什變換的實(shí)現(xiàn)方法，其特征是包括如下步驟采用雙口 SRAM作為流水級(jí)的中間級(jí)，每?jī)蓚€(gè)雙口 SRAM之間是一個(gè)運(yùn)算器，一組流水級(jí)結(jié)構(gòu)一共有10 組雙口 SRAM，總共有兩組流水級(jí)，兩組流水級(jí)之間采用乒乓緩存結(jié)構(gòu)相互連接。
2.根據(jù)權(quán)利要求1所述的基于FPGA的快速沃爾什變換的實(shí)現(xiàn)方法，其特征是采用基 于乒乓緩存的串行流水級(jí)結(jié)構(gòu)，兩組串行流水結(jié)構(gòu)交替運(yùn)算；ι p~l N-X夂=如Σ(]產(chǎn)+。^…‘)N r-0 ,=0(5-2)數(shù)據(jù)從左邊輸入，右邊輸出，雙口 SRAM的個(gè)數(shù)和節(jié)點(diǎn)數(shù)保持一致，每一個(gè)時(shí)鐘周期運(yùn) 算器進(jìn)行兩次加法運(yùn)算，中間運(yùn)算結(jié)果保存在雙口 SRAM中，作為下一步驟的計(jì)算輸入，每 N/2個(gè)時(shí)鐘完成一個(gè)計(jì)算步驟，即使得式子(5-2)中的r值減少一個(gè)。
3.根據(jù)權(quán)利要求1所述的基于FPGA的快速沃爾什變換的實(shí)現(xiàn)方法，其特征是根據(jù)快 速沃爾什變換推導(dǎo)出地址序列如下Ar(I) =^(1)+^(1+2"-1)Ar (1+21"1) = Art (I)-Art (1+21"1) (5-3)其中1 = (m-i) X2n+k，m取值為從0到2114依次遞增，k取值為從0到21(l_n依次遞增， η表示第幾個(gè)步驟，取值范圍是1到10 ；由該公式設(shè)計(jì)出可編程的換序地址生成器，改變m，k這兩個(gè)參數(shù)，生成快速沃爾什變 換中所需要的所有步驟所需要的變換地址，這些地址配合前面的雙口 SRAM和運(yùn)算器，組成 一個(gè)快速沃爾什變換組。
4.根據(jù)權(quán)利要求1所述的基于FPGA的快速沃爾什變換的實(shí)現(xiàn)方法，其特征是在快速 沃爾什變換的數(shù)據(jù)輸入部分，設(shè)計(jì)一個(gè)輸入數(shù)據(jù)填零模塊，在結(jié)果輸出部分，設(shè)計(jì)一個(gè)數(shù)據(jù) 選擇模塊，根據(jù)輸入數(shù)據(jù)的有效個(gè)數(shù)，選擇輸出數(shù)據(jù)的有效個(gè)數(shù)。
全文摘要
本發(fā)明公開(kāi)了一種基于FPGA的快速沃爾什變換的實(shí)現(xiàn)方法，包括如下步驟采用雙口SRAM作為流水級(jí)的中間級(jí)，每?jī)蓚€(gè)雙口SRAM之間是一個(gè)運(yùn)算器，一組流水級(jí)結(jié)構(gòu)一共有10組雙口SRAM，總共有兩組流水級(jí)，兩組流水級(jí)之間采用乒乓緩存結(jié)構(gòu)相互連接。本發(fā)明有益的效果(1)采用本設(shè)計(jì)實(shí)現(xiàn)快速沃爾什變換算法，可以有效的縮短其運(yùn)算時(shí)間；(2)本設(shè)計(jì)能有效的降低產(chǎn)品成本，縮小產(chǎn)品的設(shè)計(jì)尺寸。(3)與傳統(tǒng)電路設(shè)計(jì)相比，本設(shè)計(jì)可以有效減少研發(fā)時(shí)間。
文檔編號(hào)G06F17/14GK102117264SQ20101062217
公開(kāi)日2011年7月6日 申請(qǐng)日期2010年12月29日 優(yōu)先權(quán)日2010年12月29日
發(fā)明者何菲玲, 熊省軍, 王維, 翁奇財(cái), 賀亞龍, 陳洪, 龔金嶺 申請(qǐng)人:中國(guó)船舶重工集團(tuán)公司第七一五研究所