專(zhuān)利名稱：一種串行總線式條碼解碼芯片以及條碼解碼裝置的制作方法
技術(shù)領(lǐng)域：
一種串行總線式條碼解碼芯片以及條碼解碼裝置
技術(shù)領(lǐng)域：
本實(shí)用新型屬于條碼技術(shù)領(lǐng)域，特別地，涉及一種串行總線式條碼解碼芯片以及 條碼解碼裝置。
背景技術(shù)：
條碼技術(shù)是在計(jì)算機(jī)技術(shù)與信息技術(shù)基礎(chǔ)上發(fā)展起來(lái)的一門(mén)集編碼、印刷、識(shí)別、 數(shù)據(jù)采集和處理于一身的新興技術(shù)。條碼技術(shù)由于其識(shí)別快速、準(zhǔn)確、可靠以及成本低等優(yōu) 點(diǎn)，被廣泛應(yīng)用于商業(yè)、圖書(shū)管理、倉(cāng)儲(chǔ)、郵電、交通和工業(yè)控制等領(lǐng)域，并且勢(shì)必在逐漸興 起的“物聯(lián)網(wǎng)”應(yīng)用中發(fā)揮重大的作用。目前被廣泛使用的條碼包括一維條碼及二維條碼。一維條碼又稱線形條碼，是由 平行排列的多個(gè)“條”和“空”單元組成，條形碼信息靠條和空的不同寬度和位置來(lái)表達(dá)。一 維條碼只是在一個(gè)方向(一般是水平方向)表達(dá)信息，而在垂直方向則不表達(dá)任何信息，因 此信息容量及空間利用率較低，并且在條碼損壞后即無(wú)法識(shí)別。二維條碼是由按一定規(guī)律在二維方向上分布的黑白相間的特定幾何圖形組成，其 可以在二維方向上表達(dá)信息，因此信息容量及空間利用率較高，并具有一定的校驗(yàn)功能。二 維條碼可以分為堆疊式二維條碼和矩陣式二維條碼。堆疊式二維條碼是由多行短截的一 維條碼堆疊而成，代表性的堆疊式二維條碼包括PDF417、Code 49、Code 16K等。矩陣式 二維條碼是由按預(yù)定規(guī)則分布于矩陣中的黑、白模塊組成，代表性的矩陣式二維條碼包括 Codeone、Aztec、Data Matrix、OR 石馬等。通常來(lái)說(shuō)，條碼識(shí)別的實(shí)現(xiàn)方式為，通過(guò)光學(xué)圖像傳感陣列獲取條碼圖像，利用處 理器對(duì)條碼圖像進(jìn)行圖像處理，以獲取碼字，根據(jù)一定編碼規(guī)律對(duì)所獲取的碼字進(jìn)行解碼， 以獲取條碼中所隱含的信息。現(xiàn)有的條碼解碼處理一般是利用軟件解碼的方式實(shí)現(xiàn)，需要在處理器中寫(xiě)入實(shí)現(xiàn) 解碼算法的一系列軟件程序，軟件程序容易被反向工程所破解；由于單個(gè)處理器只能同時(shí) 針對(duì)一種特定類(lèi)型的條碼格式進(jìn)行解碼處理，因此解碼速度較慢，不能處理多種格式類(lèi)型 的條碼；再者，由于實(shí)現(xiàn)條碼解碼的軟件算法較為復(fù)雜，因此所采用的處理器一般而言為高 端的處理器(如32位處理器)，由于高端的處理器價(jià)格較為昂貴，因此造成成本升高?！愣?，若普通設(shè)備需要集成條碼解碼功能，需要使用人工布線的方式將 條碼識(shí)別設(shè)備與現(xiàn)有的處理器通過(guò)各種通信協(xié)議相連，如使用I2C(Inter-Integrated Circuit,內(nèi)部集成電路)總線將條碼識(shí)別設(shè)備與處理器互連，如此一來(lái)，會(huì)極大地拖慢研 發(fā)進(jìn)度，加大研發(fā)人員負(fù)擔(dān)。因此，針對(duì)現(xiàn)有技術(shù)存在的以上不足，亟需提供一種串行總線式條碼解碼芯片以 及條碼解碼裝置，能夠?qū)崿F(xiàn)將條碼解碼芯片與低成本微處理器相連，從而減輕研發(fā)人員負(fù) 擔(dān)，更具有使用方便、解碼速度更快、成本更低的優(yōu)點(diǎn)。
發(fā)明內(nèi)容為了克服現(xiàn)有技術(shù)存在的成本增加、布線困難、解碼流程容易被破解、解碼速度較 慢以及解碼類(lèi)型單一等缺點(diǎn)，本實(shí)用新型提供了一種串行總線式條碼解碼芯片以及條碼解 碼裝置，以克服上述問(wèn)題。本實(shí)用新型提供一種串行總線式條碼解碼芯片，包括數(shù)據(jù)存儲(chǔ)器，用于存儲(chǔ)條碼 圖像；寄存器組，包括命令寄存器和數(shù)據(jù)寄存器，命令寄存器用于暫存命令，數(shù)據(jù)寄存器用 于暫存數(shù)據(jù)；條碼解碼流水線，用于處理?xiàng)l碼圖像；主控邏輯模塊，從命令寄存器獲取處理 命令，根據(jù)處理命令將數(shù)據(jù)存儲(chǔ)器中存儲(chǔ)的條碼圖像傳輸至條碼解碼流水線進(jìn)行解碼；串 行總線接口，從串行總線接收串行總線命令以及串行總線數(shù)據(jù)，并將串行總線數(shù)據(jù)暫存到 數(shù)據(jù)寄存器；串行命令解釋器，從串行總線接口獲取串行總線命令，將串行總線命令解釋為 主控邏輯模塊可讀的命令，并將命令存儲(chǔ)到命令寄存器，主控邏輯模塊在命令的控制下將 串行總線數(shù)據(jù)存儲(chǔ)至數(shù)據(jù)存儲(chǔ)器。根據(jù)本實(shí)用新型的一個(gè)優(yōu)選實(shí)施例，串行總線接口進(jìn)一步接收條碼圖像至數(shù)據(jù)寄 存器，主控邏輯模塊將條碼圖像傳輸至數(shù)據(jù)存儲(chǔ)器。根據(jù)本實(shí)用新型的一個(gè)優(yōu)選實(shí)施例，串行總線式條碼解碼芯片進(jìn)一步包括配置存 儲(chǔ)器，配置存儲(chǔ)器與寄存器組電連接，用于存儲(chǔ)條碼解碼流水線工作時(shí)的運(yùn)算參數(shù)以及查 表數(shù)據(jù)，條碼解碼流水線通過(guò)主控邏輯模塊以及寄存器組從配置存儲(chǔ)器獲取運(yùn)算參數(shù)以及 查表數(shù)據(jù)。根據(jù)本實(shí)用新型的一個(gè)優(yōu)選實(shí)施例，串行總線式條碼解碼芯片進(jìn)一步包括配置存 儲(chǔ)器，配置存儲(chǔ)器設(shè)置在條碼解碼流水線內(nèi)部，用于存儲(chǔ)條碼解碼流水線工作時(shí)的運(yùn)算參 數(shù)以及查表數(shù)據(jù)。根據(jù)本實(shí)用新型的一個(gè)優(yōu)選實(shí)施例，條碼解碼系統(tǒng)包括由硬件邏輯實(shí)現(xiàn)的多個(gè)條 碼解碼流水線，多個(gè)條碼解碼流水線以不同的解碼規(guī)則對(duì)條碼圖像進(jìn)行并行處理。根據(jù)本實(shí)用新型的一個(gè)優(yōu)選實(shí)施例，條碼解碼系統(tǒng)進(jìn)一步包括用于獲取條碼圖像 的光學(xué)圖像傳感陣列。根據(jù)本實(shí)用新型的一個(gè)優(yōu)選實(shí)施例，條碼解碼系統(tǒng)進(jìn)一步包括曝光控制模塊，曝 光控制模塊根據(jù)光學(xué)圖像傳感陣列的工作狀態(tài)產(chǎn)生處理命令暫存至命令寄存器中。根據(jù)本實(shí)用新型的一個(gè)優(yōu)選實(shí)施例，串行總線接口連接于UART、USB串行總線、 SPI、I2C中的一者。本實(shí)用新型更提供一種基于串行總線式條碼解碼芯片的條碼解碼裝置，進(jìn)一步包 括為基于串行總線式條碼解碼芯片的條碼解碼裝置提供控制功能的處理器。根據(jù)本實(shí)用新型的一個(gè)優(yōu)選實(shí)施例，處理器為4位、8位或16位處理器。通過(guò)以上設(shè)置，本實(shí)用新型所揭示的串行總線式條碼解碼芯片以及條碼解碼裝置 可實(shí)現(xiàn)將條碼解碼芯片與普通微處理器的總線相連，從而減輕研發(fā)人員負(fù)擔(dān)，更具有使用 方便、解碼速度更快、成本更低的優(yōu)點(diǎn)。

圖1是根據(jù)本實(shí)用新型第一實(shí)施例的串行總線式條碼解碼芯片以及條碼解碼裝 置的電路連接框圖。
4[0022]圖2是根據(jù)本實(shí)用新型第二實(shí)施例的串行總線式條碼解碼芯片的電路連接框圖。圖3是根據(jù)本實(shí)用新型第三實(shí)施例的串行總線式條碼解碼芯片的電路連接框圖。
具體實(shí)施方式有關(guān)本實(shí)用新型的特征及技術(shù)內(nèi)容，請(qǐng)參考以下的詳細(xì)說(shuō)明與附圖，附圖僅提供 參考與說(shuō)明，并非用來(lái)對(duì)本實(shí)用新型加以限制。圖1是根據(jù)本實(shí)用新型第一實(shí)施例的串行總線式條碼解碼芯片以及條碼解碼裝 置的電路連接框圖。如圖1所示，該串行總線式條碼解碼芯片包括串行總線接口 112、串行 命令解釋器110、配置存儲(chǔ)器111、寄存器組103、主控邏輯模塊101、條碼解碼流水線102、光 學(xué)圖像傳感陣列105以及數(shù)據(jù)存儲(chǔ)器104。在上述串行總線式條碼解碼芯片中，條碼解碼流水線102包括PDF417條碼解碼流水 線、一維條碼解碼流水線以及RSS (Reduced Space Symbology縮小空間碼)條碼解碼流水線， 不同類(lèi)型的條碼解碼流水線用于處理不同條碼格式的條碼圖像，其利用硬件邏輯實(shí)現(xiàn)。光學(xué)圖像傳感陣列105可以是習(xí)知的CCD (Charge Coupled Device電荷藕合器件 圖像傳感器)或CMOS (Complementary Metal OxideSemiconductor互補(bǔ)金屬氧化物半導(dǎo) 體)光學(xué)圖像傳感陣列，用于獲取條碼圖像，并將所獲取的條碼圖像傳輸?shù)綌?shù)據(jù)存儲(chǔ)器104 中。數(shù)據(jù)存儲(chǔ)器104用于存儲(chǔ)由光學(xué)圖像傳感陣列105獲取的條碼圖像，其具體可利 用RAM (random access memory隨機(jī)存取存儲(chǔ)器)來(lái)實(shí)現(xiàn)。主控邏輯模塊101可根據(jù)特定命令觸發(fā)特定事件，可以通過(guò)觸發(fā)與主控邏輯模塊 101電連接的設(shè)置開(kāi)關(guān)107或從串行總線接口 112獲取外部命令來(lái)選取所需的控制狀態(tài)，如 從數(shù)據(jù)存儲(chǔ)器104獲取條碼圖像，將其傳輸至條碼解碼流水線102等。本實(shí)用新型所揭示 的主控邏輯模塊101不具備運(yùn)算功能，而是僅根據(jù)一定條件觸發(fā)相應(yīng)事件，具體可利用習(xí) 知的狀態(tài)機(jī)實(shí)現(xiàn)。串行總線接口 112可與串行總線連接且進(jìn)行通訊。寄存器組103包括一系列自定義的寄存器，包括狀態(tài)寄存器、數(shù)據(jù)寄存器以及命 令寄存器等，狀態(tài)寄存器用于顯示主控邏輯模塊101的工作狀態(tài)，數(shù)據(jù)寄存器用于暫存數(shù) 據(jù)，命令寄存器用于暫存命令，主控邏輯模塊101可從數(shù)據(jù)寄存器讀取數(shù)據(jù)，從命令寄存器 讀取命令，并且根據(jù)特定命令作出特定動(dòng)作，其中也可以從串行總線接口 109輸入串行總 線命令。寄存器組103與主控邏輯模塊101將條碼解碼流水線102與外部電路隔離，可方 便以后對(duì)條碼解碼流水線102進(jìn)行升級(jí)(如增加更多可處理其他格式類(lèi)型的條碼解碼流水 線)。當(dāng)光學(xué)圖像傳感陣列105獲得條碼圖像后，該條碼圖像會(huì)存儲(chǔ)到數(shù)據(jù)存儲(chǔ)器104 中，主控邏輯模塊101在命令寄存器中接收到處理命令后會(huì)將條碼圖像從數(shù)據(jù)存儲(chǔ)器104 傳輸至條碼解碼流水線102中，由條碼解碼流水線102對(duì)該條碼圖像進(jìn)行圖像預(yù)處理、灰度 提取、二值化、碼字讀取、譯碼處理等一系列的條碼解碼處理操作。另外，外部條碼圖像也可以通過(guò)總線接口 109輸入至寄存器組103的數(shù)據(jù)寄存器 中，主控邏輯模塊102可從數(shù)據(jù)寄存器獲取條碼圖像，并將其保存至數(shù)據(jù)存儲(chǔ)器104，當(dāng)主 控邏輯模塊102從寄存器組103的命令寄存器讀取到處理命令時(shí)，可將數(shù)據(jù)存儲(chǔ)器104中
5的外部條碼圖像傳輸至條碼解碼流水線102進(jìn)行處理，條碼解碼流水線102可對(duì)該外部條 碼圖像進(jìn)行圖像預(yù)處理、灰度提取、二值化、碼字讀取、譯碼處理等一系列的條碼解碼處理 操作。值得注意的是，由于條碼解碼流水線102包括PDF417條碼解碼流水線、一維條碼 解碼流水線以及RSS條碼解碼流水線等多種針對(duì)不同條碼類(lèi)型的條碼解碼流水線。因此， 在獲取條碼圖像后，例如是一維條碼，那么該一維條碼圖像會(huì)同時(shí)傳輸至以上三種條碼解 碼流水線中進(jìn)行并行處理，而由與其格式相容的一維條碼解碼流水線輸出該條碼圖像的正 確條碼信息。當(dāng)然，也可以根據(jù)需要設(shè)置一種或者其他多種格式的條碼解碼流水線。由于與一維條碼圖像格式不相容，PDF417條碼解碼流水線和RSS條碼解碼流水線 在接收到該一維條碼圖像后無(wú)法進(jìn)行相應(yīng)處理，并無(wú)法輸出正確的條碼信息。同樣地，條碼 解碼流水線102也可對(duì)PDF417條碼圖像、RSS條碼圖像進(jìn)行上述處理。當(dāng)然，主控邏輯模塊 102也可根據(jù)用戶的選擇僅控制多個(gè)條碼流水線中的一個(gè)條碼流水線對(duì)輸入條碼圖像進(jìn)行 處理。另外，若從光學(xué)圖像傳感陣列105或總線接口 109先后獲取三張條碼圖像A、B、 C至數(shù)據(jù)存儲(chǔ)器104，三張條碼圖像A、B、C分別對(duì)應(yīng)三種不同類(lèi)型的條碼格式PDF417條 碼、RSS條碼以及一維條碼，那么該三張條碼圖像可按獲取的先后次序從數(shù)據(jù)存儲(chǔ)器104提 供至條碼解碼流水線102，同一時(shí)間下，PDF417條碼解碼流水線、一維條碼解碼流水線以及 RSS條碼解碼流水線會(huì)首先并行處理?xiàng)l碼圖像A，結(jié)果是PDF417條碼解碼流水線會(huì)對(duì)條碼 圖像A作相應(yīng)處理，并輸出正確條碼信息，其他兩個(gè)條碼解碼流水線則無(wú)法對(duì)條碼圖像A進(jìn) 行處理。如果在PDF417條碼解碼流水線對(duì)條碼圖像A的處理過(guò)程中，一維條碼解碼流水線 以及RSS條碼解碼流水線已確認(rèn)無(wú)法處理A，則會(huì)嘗試處理下一張條碼圖像B，其中RSS條 碼解碼流水線會(huì)對(duì)條碼圖像B進(jìn)行處理，并輸出正確條碼信息。如果在PDF417條碼解碼 流水線和RSS條碼解碼流水線分別對(duì)條碼圖像A、B進(jìn)行處理的過(guò)程中，一維條碼解碼流水 線已確認(rèn)無(wú)法處理?xiàng)l碼圖像B，則會(huì)繼續(xù)嘗試對(duì)下一條碼圖像C進(jìn)行處理，并且由于格式對(duì) 應(yīng)，一維條碼解碼流水線可對(duì)C進(jìn)行處理，并輸出正確條碼信息。由于不用等待第一張條碼圖像處理完成就可以處理第二張條碼圖像，并且不用等 待第二張條碼圖像處理完成就可以處理第三條碼張圖像，因此以上并行的條碼圖像處理方 式可極大地提高處理不同類(lèi)型的條碼圖像的速度。條碼解碼流水線102輸出的條碼信息可由主控邏輯模塊101存儲(chǔ)至數(shù)據(jù)存儲(chǔ)器 104，并在需要輸出時(shí)在從數(shù)據(jù)存儲(chǔ)器104存儲(chǔ)至數(shù)據(jù)寄存器。當(dāng)然，條碼解碼流水線102 輸出的條碼信息可由主控邏輯模塊101直接存儲(chǔ)至數(shù)據(jù)寄存器。存儲(chǔ)至數(shù)據(jù)寄存器的條碼 信息可經(jīng)串行總線接口 112輸出。值得注意的是，以上條碼解碼流水線102的工作方式適用于本實(shí)用新型的任一實(shí) 施例。串行總線接口 412從串行總線接收串行總線命令，并從串行總線接收串行總線數(shù) 據(jù)且將串行總線數(shù)據(jù)暫存到數(shù)據(jù)寄存器。串行命令解釋器110可將從串行總線接收的串行總線命令解釋為主控邏輯模塊 101可讀的命令，并將主控邏輯模塊101可讀的命令放置到寄存器組103的命令寄存器中， 主控邏輯模塊101可在上述命令的控制下將數(shù)據(jù)寄存器中的串行總線數(shù)據(jù)存儲(chǔ)到數(shù)據(jù)存儲(chǔ)器104。另外，當(dāng)上述命令為處理命令，且主控邏輯模塊101從命令寄存器中接收到處理 命令，會(huì)將數(shù)據(jù)存儲(chǔ)器104中的條碼圖像發(fā)送至條碼解碼流水線102進(jìn)行解碼。舉例來(lái)說(shuō)，當(dāng)串行總線接口 112從串行總線接收到一條碼圖像及串行總線命令 后，串行命令解釋器110可解釋串行總線命令，并且將相應(yīng)的主控邏輯模塊101可讀的命令 放置到寄存器組103中的命令寄存器中，主控邏輯模塊101根據(jù)該主控邏輯模塊101可讀 的命令會(huì)嘗試從寄存器組103的數(shù)據(jù)寄存器獲取該外部條碼圖像，以將該外部條碼圖像數(shù) 據(jù)存儲(chǔ)到數(shù)據(jù)存儲(chǔ)器104。本實(shí)用新型所揭示的串行總線式條碼解碼芯片100集成了串行總線接口 112和串 行命令解釋器110，使得條碼解碼芯片100通過(guò)串行總線可與4位、8位、16位或其他低端處 理器113相連接，從而獲得低成本的條碼解碼裝置。由于在本實(shí)施例的條碼解碼裝置中，處 理器113不參與解碼過(guò)程，而僅用于為解碼裝置提供控制功能，由此能夠充分利用低端處 理器，并在成本受限的情況下，能極大地提高研發(fā)效率。另外，本實(shí)用新型所揭示的條碼解 碼芯片也可以通過(guò)串行總線接口 112連接到任何支持串行協(xié)議的設(shè)備，從支持串行協(xié)議的 設(shè)備中獲取條碼圖像，并進(jìn)行解碼處理。圖2是根據(jù)本實(shí)用新型第二實(shí)施例的串行總線式條碼解碼芯片的電路連接框圖。 其與圖1所示的實(shí)施方式基本相同，同樣包括串行總線接口 212、串行命令解釋器210、寄 存器組203、主控邏輯模塊201、條碼解碼流水線202、第二數(shù)據(jù)存儲(chǔ)器204以及光學(xué)圖像傳 感陣列205。改進(jìn)在于，圖2的實(shí)施例中采用了曝光控制模塊208，曝光控制模塊208通過(guò) I2C(Inter-Integrated Circuit,內(nèi)部集成電路)總線控制光學(xué)圖像傳感陣列205的工作 狀態(tài)。此外，曝光控制模塊208會(huì)根據(jù)光學(xué)圖像傳感陣列205的工作狀態(tài)放置處理命令 到寄存器組203的命令寄存器中，主控邏輯模塊201從寄存器組203的命令寄存器中獲取 處理命令后，控制條碼解碼流水線202對(duì)光學(xué)圖像傳感陣列205所獲得條碼圖像進(jìn)行解碼。另外，曝光控制模塊208可通過(guò)串行總線接口 212獲取串行總線命令，串行總線命 令經(jīng)串行命令解釋器解釋后，會(huì)存儲(chǔ)在寄存器組203的命令寄存器中，曝光控制模塊208從 命令寄存器中獲取該命令，從而控制光學(xué)圖像傳感陣列205的工作狀態(tài)。圖2進(jìn)一步示出了掃描開(kāi)關(guān)206，可通過(guò)啟動(dòng)掃描開(kāi)關(guān)206向主控邏輯模塊201發(fā) 送掃描命令，主控邏輯模塊201將掃描命令暫存至命令寄存器，由此控制曝光控制模塊208 啟動(dòng)光學(xué)圖像傳感陣列205進(jìn)行拍攝。光學(xué)圖像傳感陣列205的分辨率可選用752X 480或是640X 480 (本實(shí)用新型并 不對(duì)此作限定)，其可通過(guò)外部總線命令或設(shè)置開(kāi)關(guān)207選擇不同的分辨率，例如，通過(guò)設(shè) 置開(kāi)關(guān)207發(fā)送設(shè)置命令至主控邏輯模塊101，主控邏輯模塊201將設(shè)置命令暫存至命令寄 存器，由此控制曝光控制模塊208設(shè)置光學(xué)圖像傳感陣列205的分辨率。值得注意的是，設(shè) 置開(kāi)關(guān)207除了具有第一實(shí)施例中所描述的觸發(fā)主控邏輯模塊201將條碼圖像從數(shù)據(jù)存儲(chǔ) 器204傳輸?shù)綏l碼解碼流水線202的作用外，還具有設(shè)置光學(xué)圖像傳感陣列205的分辨率 的功能。值得注意的是，設(shè)置開(kāi)關(guān)207和掃描開(kāi)關(guān)206可根據(jù)實(shí)際需要設(shè)置，必要時(shí)可以省 略。另外，配置存儲(chǔ)器212與寄存器組203電連接，用于存儲(chǔ)條碼解碼流水線202工作時(shí)的運(yùn)算參數(shù)以及查表數(shù)據(jù)(如譯碼運(yùn)算所需的碼表)，條碼解碼流水線202可通過(guò)主 控邏輯模塊201以及寄存器組203從配置存儲(chǔ)器212獲取以上數(shù)據(jù)，其必須能夠保證在 斷電的情況下不會(huì)丟失數(shù)據(jù)，可用習(xí)知的EEPROM(ElectricalIy Erasable Programmable Read-Only Memory,電可擦可編程只讀存儲(chǔ)器)來(lái)實(shí)現(xiàn)，在一些情況下，配置存儲(chǔ)器212可 直接設(shè)置在條碼解碼流水線202中。值得注意的是，配置存儲(chǔ)器212可設(shè)置在本實(shí)用新型所述的任一實(shí)施例中。圖3是根據(jù)本實(shí)用新型第三實(shí)施例的串行總線式條碼解碼芯片的電路連接框圖。 本實(shí)施例與圖1所示的第一實(shí)施例的區(qū)別在于，本實(shí)施例的串行總線式條碼解碼芯片中未 設(shè)置光學(xué)圖像傳感陣列。條碼圖像由串行總線接口從外部輸入。值得注意的是，以上所介紹的串行總線接口可連接于 UART (UniversalAsynchronous Receiver/Transmitter,通用異步接收 / 發(fā)送裝置)、 USB (Universal Serial BUS，通用串行總線)、SPI (Serial Peripheral interface，串行外 圍設(shè)備接口)、I2C(Inter-Integrated Circuit，內(nèi)部集成電路)等串行總線中的一者，本實(shí) 用新型并不對(duì)其作具體限定。以上參照附圖說(shuō)明了本實(shí)用新型的各種優(yōu)選實(shí)施例，但是只要不背離本實(shí)用新型 的實(shí)質(zhì)和范圍，本領(lǐng)域的技術(shù)人員可以對(duì)其進(jìn)行各種形式上的修改和變更，都屬于本實(shí)用 新型的保護(hù)范圍。
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權(quán)利要求一種串行總線式條碼解碼芯片，其特征在于，包括數(shù)據(jù)存儲(chǔ)器，用于存儲(chǔ)條碼圖像；寄存器組，包括命令寄存器和數(shù)據(jù)寄存器，所述命令寄存器用于暫存命令，所述數(shù)據(jù)寄存器用于暫存數(shù)據(jù)；條碼解碼流水線，用于處理所述條碼圖像；主控邏輯模塊，從所述命令寄存器獲取處理命令，根據(jù)所述處理命令將所述數(shù)據(jù)存儲(chǔ)器中存儲(chǔ)的所述條碼圖像傳輸至所述條碼解碼流水線進(jìn)行解碼；串行總線接口，從串行總線接收串行總線命令以及串行總線數(shù)據(jù)，并將所述串行總線數(shù)據(jù)暫存到所述數(shù)據(jù)寄存器；串行命令解釋器，從所述串行總線接口獲取所述串行總線命令，將所述串行總線命令解釋為所述主控邏輯模塊可讀的所述命令，并將所述命令存儲(chǔ)到所述命令寄存器，所述主控邏輯模塊在所述命令的控制下將所述串行總線數(shù)據(jù)存儲(chǔ)至所述數(shù)據(jù)存儲(chǔ)器。
2.根據(jù)權(quán)利要求1所述的串行總線式條碼解碼芯片，其特征在于，所述串行總線接口 進(jìn)一步接收所述條碼圖像至所述數(shù)據(jù)寄存器，所述主控邏輯模塊將所述條碼圖像傳輸至所 述數(shù)據(jù)存儲(chǔ)器。
3.根據(jù)權(quán)利要求1所述的串行總線式條碼解碼芯片，其特征在于，所述串行總線式條 碼解碼芯片進(jìn)一步包括配置存儲(chǔ)器，所述配置存儲(chǔ)器與所述寄存器組電連接，用于存儲(chǔ)所 述條碼解碼流水線工作時(shí)的運(yùn)算參數(shù)以及查表數(shù)據(jù)，所述條碼解碼流水線通過(guò)所述主控邏 輯模塊以及所述寄存器組從所述配置存儲(chǔ)器獲取所述運(yùn)算參數(shù)以及所述查表數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的串行總線式條碼解碼芯片，其特征在于，所述串行總線式條 碼解碼芯片進(jìn)一步包括配置存儲(chǔ)器，所述配置存儲(chǔ)器設(shè)置在所述條碼解碼流水線內(nèi)部，用 于存儲(chǔ)所述條碼解碼流水線工作時(shí)的運(yùn)算參數(shù)以及查表數(shù)據(jù)。
5.根據(jù)權(quán)利要求1所述的串行總線式條碼解碼芯片，其特征在于，所述條碼解碼系統(tǒng) 包括由硬件邏輯實(shí)現(xiàn)的多個(gè)所述條碼解碼流水線，所述多個(gè)條碼解碼流水線以不同的解碼 規(guī)則對(duì)所述條碼圖像進(jìn)行并行處理。
6.根據(jù)權(quán)利要求1所述的串行總線式條碼解碼芯片，其特征在于，所述條碼解碼系統(tǒng) 進(jìn)一步包括用于獲取所述條碼圖像的光學(xué)圖像傳感陣列。
7.根據(jù)權(quán)利要求1所述的串行總線式條碼解碼芯片，其特征在于，所述條碼解碼系統(tǒng) 進(jìn)一步包括曝光控制模塊，所述曝光控制模塊根據(jù)所述光學(xué)圖像傳感陣列的工作狀態(tài)產(chǎn)生 所述處理命令暫存至所述命令寄存器中。
8.根據(jù)權(quán)利要求1所述的串行總線式條碼解碼芯片，其特征在于，所述串行總線接口 連接于UART、USB、SPI、I2C串行總線中的一者。
9.一種基于權(quán)利要求1-8任意一項(xiàng)所述串行總線式條碼解碼芯片的條碼解碼裝置，其 特征在于，所述條碼解碼裝置進(jìn)一步包括為所述解碼裝置提供控制功能的處理器。
10.根據(jù)權(quán)利要求9所述的條碼解碼芯片，其特征在于，所述處理器為4位、8位或16 位處理器。
專(zhuān)利摘要本實(shí)用新型提供一種串行總線式條碼解碼芯片以及條碼解碼裝置，該串行總線式條碼解碼芯片包括數(shù)據(jù)存儲(chǔ)器、寄存器組、條碼解碼流水線、主控邏輯模塊、串行總線接口、串行命令解釋器，串行總線接口從串行總線接收串行總線命令及串行總線數(shù)據(jù)，將串行總線數(shù)據(jù)暫存到數(shù)據(jù)寄存器；串行命令解釋器從串行總線接口獲取串行總線命令，將串行總線命令解釋為主控邏輯模塊可讀命令，將該命令存儲(chǔ)到命令寄存器，主控邏輯模塊在該命令的控制下將串行總線數(shù)據(jù)存儲(chǔ)至數(shù)據(jù)存儲(chǔ)器。通過(guò)以上設(shè)置，本實(shí)用新型提供一種串行總線式條碼解碼芯片以及條碼解碼裝置，具有使用方便、解碼速度更快、成本更低的優(yōu)點(diǎn)。
文檔編號(hào)G06F13/38GK201725346SQ201020212608
公開(kāi)日2011年1月26日 申請(qǐng)日期2010年6月1日 優(yōu)先權(quán)日2010年6月1日
發(fā)明者劉瓊, 吳軍, 張義錦, 林建華 申請(qǐng)人:福建新大陸電腦股份有限公司