專利名稱：存儲(chǔ)器網(wǎng)絡(luò)方法、設(shè)備及系統(tǒng)的制作方法
存儲(chǔ)器網(wǎng)絡(luò)方法、設(shè)備及系統(tǒng)相關(guān)申請案交叉參考本專利申請案主張2009年2月19日提出申請的第12/389，200號美國申請案的優(yōu)先權(quán)權(quán)益，所述美國申請案以引用的方式并入本文中。
背景技術(shù)：
許多電子裝置(例如個(gè)人計(jì)算機(jī)、工作站、計(jì)算機(jī)服務(wù)器、主機(jī)及其它計(jì)算機(jī)相關(guān)設(shè)備(包含打印機(jī)、掃描儀及硬盤驅(qū)動(dòng)器))利用提供大的數(shù)據(jù)存儲(chǔ)能力同時(shí)試圖引發(fā)低功率消耗的存儲(chǔ)器。極適合在前述裝置中使用的一種類型的存儲(chǔ)器為動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (DRAM)。由于芯片大小限制提供限制性影響，因此在大的多處理器系統(tǒng)中對具有增加的容量的存儲(chǔ)器裝置的需求持續(xù)上升。個(gè)別存儲(chǔ)器單元的組件所占用的表面積已穩(wěn)定地減小， 使得除減小柵極延遲之外，還可增加半導(dǎo)體襯底上存儲(chǔ)器單元的填裝密度。然而，縮減裝置表面積可導(dǎo)致減小的制造合格率，且增加用于連接存儲(chǔ)器裝置的眾多庫與其它裝置(例如處理器)的互連件的復(fù)雜性。另外，在小型化期間，互連件延遲不像柵極延遲一樣按比例縮放。


在下文論述中且參考以下圖式詳細(xì)描述各種實(shí)施例。圖1是根據(jù)各種實(shí)施例的存儲(chǔ)器系統(tǒng)的橋接器架構(gòu)的圖解性框圖。圖2是根據(jù)各種實(shí)施例的存儲(chǔ)器系統(tǒng)的共享總線架構(gòu)的圖解性框圖。圖3是根據(jù)各種實(shí)施例展示具有專用處理器的互連網(wǎng)絡(luò)節(jié)點(diǎn)的存儲(chǔ)器系統(tǒng)的網(wǎng)絡(luò)架構(gòu)的圖解性框圖。圖4是根據(jù)各種實(shí)施例展示共享處理器的經(jīng)互連網(wǎng)絡(luò)節(jié)點(diǎn)的存儲(chǔ)器系統(tǒng)的網(wǎng)絡(luò)架構(gòu)的圖解性框圖。圖5是根據(jù)各種實(shí)施例展示置于共享處理器的不同幾何平面中的網(wǎng)絡(luò)節(jié)點(diǎn)的存儲(chǔ)器系統(tǒng)的網(wǎng)絡(luò)架構(gòu)的圖解性框圖。圖6是根據(jù)各種實(shí)施例展示置于彼此互連且共享處理器的不同空間平面中的網(wǎng)絡(luò)節(jié)點(diǎn)的存儲(chǔ)器系統(tǒng)的網(wǎng)絡(luò)架構(gòu)的圖解性框圖。圖7是根據(jù)各種實(shí)施例展示彼此互連且共享處理器的網(wǎng)絡(luò)節(jié)點(diǎn)的三維存儲(chǔ)器系統(tǒng)的圖解性框圖。圖8是根據(jù)各種實(shí)施例允許網(wǎng)絡(luò)故障恢復(fù)同時(shí)恢復(fù)來自多維存儲(chǔ)器網(wǎng)絡(luò)中的存儲(chǔ)器的數(shù)據(jù)的存儲(chǔ)器系統(tǒng)的圖解性框圖。圖9是根據(jù)各種實(shí)施例描述在多維存儲(chǔ)器系統(tǒng)中路由數(shù)據(jù)的方法的流程圖。
具體實(shí)施例方式各種實(shí)施例包含處理系統(tǒng)、半導(dǎo)體模塊、存儲(chǔ)器系統(tǒng)及方法。在以下說明中且在圖1到圖9中闡述數(shù)個(gè)實(shí)施例的特定細(xì)節(jié)以提供對此些實(shí)施例的理解。然而，所屬領(lǐng)域的技術(shù)人員將理解，可能有額外實(shí)施例且許多實(shí)施例可在不具有以下說明中所揭示的細(xì)節(jié)中的數(shù)個(gè)細(xì)節(jié)的情況下實(shí)踐。還應(yīng)理解，各種實(shí)施例可實(shí)施于包含物理組件(例如“硬件”)的物理電路內(nèi)，或其可使用機(jī)器可讀指令(例如，“軟件”)實(shí)施，或以物理組件與機(jī)器可讀指令的某一組合(例如，“固件”)來實(shí)施。存儲(chǔ)器的表面積減小及隨之發(fā)生的填裝密度增加可通過減小存儲(chǔ)器陣列及裝置的水平特征大小來實(shí)現(xiàn)。在各種實(shí)施例中，此可通過形成顯著三維的存儲(chǔ)器系統(tǒng)使得所述存儲(chǔ)器裝置除大體延伸跨越襯底表面之外還垂直延伸到襯底中及襯底上面而發(fā)生。本文中所論述的存儲(chǔ)器裝置的實(shí)例描述于2007年8月四日提出申請且轉(zhuǎn)讓給美光科技公司(Micron Technology, Inc)的標(biāo)題為“存儲(chǔ)器裝置接口方法、設(shè)備及系統(tǒng) (MEMORY DEVICE INTERFACE METHODS, APPARATUS, AND SYSTEMS) ” 的第 11/847，113 號美國專利申請案中。本文中所論述的網(wǎng)絡(luò)節(jié)點(diǎn)(路由器)的實(shí)例描述于2008年2月19日提出申請且轉(zhuǎn)讓給美光科技公司的標(biāo)題為“具有芯片上網(wǎng)絡(luò)的存儲(chǔ)器裝置方法、設(shè)備及系統(tǒng)(METHOD DEVICE WITH NETWORK ON CHIP METHODS, APPARATUS, AND SYSTEMS) ” 的第 12/033，684 號
美國專利申請案中。圖1是根據(jù)各種實(shí)施例的存儲(chǔ)器系統(tǒng)100的橋接器架構(gòu)的圖解性框圖。在實(shí)例性實(shí)施例中，存儲(chǔ)器系統(tǒng)100包含處理器(104、114)、存儲(chǔ)器(110、120)、橋接器(102,112) 及網(wǎng)絡(luò)節(jié)點(diǎn)101。在一些實(shí)施例中，處理器104耦合到專用存儲(chǔ)器110及橋接器102。架構(gòu) 100還包含耦合到專用存儲(chǔ)器120及橋接器112的處理器114。網(wǎng)絡(luò)節(jié)點(diǎn)101可用于耦合橋接器102與橋接器112。在各種實(shí)施例中，圖1中所示的架構(gòu)可結(jié)合本文中所揭示的其它存儲(chǔ)器系統(tǒng)及架構(gòu)使用。圖2是根據(jù)各種實(shí)施例的存儲(chǔ)器系統(tǒng)200的共享總線架構(gòu)的圖解性框圖。共享總線架構(gòu)200包含耦合到處理器210、212、214及216、存儲(chǔ)器206及橋接器204的共享總線 208。在一些實(shí)施例中，網(wǎng)絡(luò)節(jié)點(diǎn)202耦合到橋接器204以將存儲(chǔ)器系統(tǒng)200連接到其它類似存儲(chǔ)器系統(tǒng)。在各種實(shí)施例中，圖2中所示的架構(gòu)可結(jié)合本文中所揭示的其它存儲(chǔ)器系統(tǒng)及架構(gòu)使用?？墒褂脠D1中所示的橋接器架構(gòu)或圖2中所示的共享總線架構(gòu)來構(gòu)建大的多處理器系統(tǒng)。在兩種架構(gòu)中，可使用網(wǎng)絡(luò)結(jié)構(gòu)及互連硬件來提供高性能連網(wǎng)系統(tǒng)。在一些實(shí)施例中，可使用多種標(biāo)準(zhǔn)輸入/輸出(10)通道(例如，經(jīng)提供作為Infiniband 通信鏈路的一部分)及其它機(jī)構(gòu)來耦合可容納于特定母板或類似封裝布置上的額外計(jì)算資源。在圖1中所示的橋接器架構(gòu)中，每一處理器(104、114)具有其自身的存儲(chǔ)器(110、 120)且可能具有其自身的10能力。此意味著當(dāng)處理器共享那些資源時(shí)可產(chǎn)生軟件及性能問題。如果一個(gè)處理器(例如，104)需要來自另一處理器的存儲(chǔ)器(例如，120)的數(shù)據(jù)，那么第一處理器(104)必須產(chǎn)生請求消息并將其發(fā)送到第二處理器(114)來索要其需要的數(shù)據(jù)，且接著等待第二處理器(114)停止其正在進(jìn)行的操作以為所述請求服務(wù)且對第一處理器(104)做出回復(fù)。此意味著由于軟件額外開銷而可存在顯著的性能損失，所述軟件額外開銷因等待返回所需數(shù)據(jù)的時(shí)間損失而確實(shí)直接引起計(jì)算額外開銷。在圖2中所示的共享總線架構(gòu)中，可合理地形成群組的一部分的處理器的數(shù)目由于構(gòu)造總線中的電功率問題且在較大程度上由于是向所連接的處理器提供滿意服務(wù)的一部分的存儲(chǔ)器大小及帶寬約束而有限。共享總線系統(tǒng)通常是自限制的，且因此通常使用網(wǎng)絡(luò)或IO通道互連件增長以針對較大系統(tǒng)來按比例縮放。此再引入上文針對橋接器構(gòu)架所描述的相同損失及問題。在一些實(shí)施例中，組合用于支持構(gòu)成分布式系統(tǒng)的多個(gè)處理器的網(wǎng)絡(luò)結(jié)構(gòu)及存儲(chǔ)器允許設(shè)想新的系統(tǒng)構(gòu)造方式。如果可實(shí)現(xiàn)此，那么可改進(jìn)系統(tǒng)性能，從而使得執(zhí)行數(shù)據(jù)共享較容易且較快?？墒褂镁W(wǎng)絡(luò)請求存取數(shù)據(jù)，而不論所請求的數(shù)據(jù)駐存于網(wǎng)絡(luò)內(nèi)的何處。在一些實(shí)施例中，可構(gòu)建使用類似于圖3中所示的互連件的互連件的存儲(chǔ)器系統(tǒng)。圖3是根據(jù)各種實(shí)施例展示耦合到專用處理器(322、324、326、328)的經(jīng)互連網(wǎng)絡(luò)節(jié)點(diǎn)(302、304、306、308)的存儲(chǔ)器系統(tǒng)300的網(wǎng)絡(luò)架構(gòu)的圖解性框圖。雖然此處展示二維網(wǎng)狀網(wǎng)絡(luò)，但所述概念容易擴(kuò)展為三維或三維以上(例如，超立方體)、環(huán)面結(jié)構(gòu)等。取決于系統(tǒng)要求且取決于可由網(wǎng)絡(luò)節(jié)點(diǎn)邏輯支持的復(fù)雜性程度，還可使用其它種類的網(wǎng)絡(luò)架構(gòu) (例如，克勞斯(Clos)網(wǎng)絡(luò)變型)。在一些實(shí)施例中，圖3中所示的處理器可包含單個(gè)封裝或裸片內(nèi)的多個(gè)處理器 (多核心或眾核心處理器)或連接到單個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)(例如，302、304、306及308)的多個(gè)獨(dú)立處理器。在一些實(shí)施例中，每一處理器(322、3對、3沈及328)具有附接到其的存儲(chǔ)器(312、 314,316及318)。此布置提供來自由特定處理器執(zhí)行的計(jì)算的中間值的本地存儲(chǔ)，所述中間值不可用于位于存儲(chǔ)器系統(tǒng)300的其它部分中的處理器。然而，如果所述處理器中的一些處理器請求對分布于各種存儲(chǔ)器(312、314、316及318)之間的數(shù)據(jù)的存取，那么可因使用存儲(chǔ)器參考方案而產(chǎn)生各種數(shù)據(jù)管理問題。在各種實(shí)施例中，圖3中所示的架構(gòu)可結(jié)合本文中所揭示的其它存儲(chǔ)器系統(tǒng)及架構(gòu)使用。使用本文中所描述的分布式存儲(chǔ)器網(wǎng)絡(luò)的許多潛在益處中的一者是所有存儲(chǔ)器可顯現(xiàn)為所述網(wǎng)絡(luò)中的單個(gè)地址集合；從而避免了對從一個(gè)過程到另一個(gè)過程構(gòu)建存取數(shù)據(jù)的請求消息的需要。存儲(chǔ)器時(shí)間等待(存取時(shí)間)在此等存儲(chǔ)器結(jié)構(gòu)中不一致，因此可能存在具有保持?jǐn)?shù)據(jù)接近于使用所述數(shù)據(jù)的處理器的工作及數(shù)據(jù)管理軟件的一性能益處。 另外，不保持?jǐn)?shù)據(jù)接近于處理器的影響小于針對圖1中所示的網(wǎng)絡(luò)-存儲(chǔ)器結(jié)構(gòu)的影響，這是因?yàn)椴恍枰鬟f來發(fā)送及接收數(shù)據(jù)。有時(shí)，在使用多核心處理器集成電路(IC)時(shí)出現(xiàn)性能問題。隨著單個(gè)IC內(nèi)的核心的數(shù)目增加，所述布置實(shí)際上看起來越來越像圖2中所示的總線架構(gòu)。在此情況下，共享帶寬，且隨著核心及線程的數(shù)目增加，每核心或線程的可用帶寬的分?jǐn)?shù)可減小。圖4是根據(jù)各種實(shí)施例展示共享處理器的經(jīng)互連網(wǎng)絡(luò)節(jié)點(diǎn)的存儲(chǔ)器系統(tǒng)400的網(wǎng)絡(luò)構(gòu)架的圖解性框圖。存儲(chǔ)器系統(tǒng)400包含網(wǎng)絡(luò)節(jié)點(diǎn)(412、414、416、418、422、424、426、 428、432、434、436、438、442、444、446、448)、存儲(chǔ)器(413、415、417、419、423、425、427、429、 433、435、437、439、443、445、447、449)及處理器(410、420、430、440)。如圖4中所示，存儲(chǔ)器413耦合到網(wǎng)絡(luò)節(jié)點(diǎn)412，存儲(chǔ)器415耦合到網(wǎng)絡(luò)節(jié)點(diǎn)414， 存儲(chǔ)器417耦合到網(wǎng)絡(luò)節(jié)點(diǎn)416，且存儲(chǔ)器419耦合到網(wǎng)絡(luò)節(jié)點(diǎn)418。處理器410耦合到網(wǎng)絡(luò)節(jié)點(diǎn) 412、414、416 及 418。存儲(chǔ)器423耦合到網(wǎng)絡(luò)節(jié)點(diǎn)422，存儲(chǔ)器425耦合到網(wǎng)絡(luò)節(jié)點(diǎn)424，存儲(chǔ)器427耦合到網(wǎng)絡(luò)節(jié)點(diǎn)426，且存儲(chǔ)器似9耦合到網(wǎng)絡(luò)節(jié)點(diǎn)428。處理器420耦合到網(wǎng)絡(luò)節(jié)點(diǎn)422、424,426 及 428。存儲(chǔ)器433耦合到網(wǎng)絡(luò)節(jié)點(diǎn)432，存儲(chǔ)器435耦合到網(wǎng)絡(luò)節(jié)點(diǎn)434，存儲(chǔ)器437耦合到網(wǎng)絡(luò)節(jié)點(diǎn)436，且存儲(chǔ)器439耦合到網(wǎng)絡(luò)節(jié)點(diǎn)438。處理器430耦合到網(wǎng)絡(luò)節(jié)點(diǎn)432、 434,436 及 438。存儲(chǔ)器443耦合到網(wǎng)絡(luò)節(jié)點(diǎn)442，存儲(chǔ)器445耦合到網(wǎng)絡(luò)節(jié)點(diǎn)444，存儲(chǔ)器447耦合到網(wǎng)絡(luò)節(jié)點(diǎn)446，且存儲(chǔ)器449耦合到網(wǎng)絡(luò)節(jié)點(diǎn)448。處理器440耦合到網(wǎng)絡(luò)節(jié)點(diǎn)442、 444、446 及 448。在一些實(shí)施例中，針對處理器與多個(gè)路徑的網(wǎng)絡(luò)互連提供高速串行接口，每一串行接口均為可并行地運(yùn)行的相當(dāng)大帶寬的串行接口。此意味著每一處理器封裝可連接到多個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)，從而提供存儲(chǔ)器存取并行性且允許增加此類結(jié)構(gòu)勝過當(dāng)前可用的大多數(shù)其它結(jié)構(gòu)的益處的存儲(chǔ)器/網(wǎng)絡(luò)結(jié)構(gòu)。在一些實(shí)施例中，圖4中所示的存儲(chǔ)器網(wǎng)絡(luò)可為多維的，或許具有環(huán)面結(jié)構(gòu)等。處理器010、420、430及440)中的每一者可具有為圖3中所示的存儲(chǔ)器及網(wǎng)絡(luò)節(jié)點(diǎn)的帶寬的倍數(shù)的帶寬。在其中可使用三維(3D)網(wǎng)絡(luò)互連件的一些實(shí)施例中，存在以下選項(xiàng)如圖4 中所示保持每一處理器連接到網(wǎng)絡(luò)節(jié)點(diǎn)(因各種空間平面或維度可用于連接)或使一個(gè)或一個(gè)以上處理器在兩個(gè)或兩個(gè)以上空間平面或維度中連接到網(wǎng)絡(luò)節(jié)點(diǎn)。關(guān)于開發(fā)具有多個(gè)維度(例如，如在克勞斯網(wǎng)絡(luò)中，具有多個(gè)源及目的地)的網(wǎng)絡(luò)結(jié)構(gòu)的顧慮中的一者可為， 所得的網(wǎng)絡(luò)邏輯相當(dāng)復(fù)雜，而所述復(fù)雜性有時(shí)隨著穿過每一網(wǎng)絡(luò)節(jié)點(diǎn)的路徑數(shù)目的平方而增長。簡化設(shè)計(jì)的一種方式是利用可以每一處理器010、420、430及440)始發(fā)的多個(gè)路徑，以便使得每一路徑沿不同物理維度(例如，χ、γ、ζ維度)去往單獨(dú)的存儲(chǔ)器網(wǎng)絡(luò)。在一些實(shí)施例中，如果每一處理器010、420、430及440)具有三個(gè)網(wǎng)絡(luò)-存儲(chǔ)器路徑，那么可存在三個(gè)不同的二維OD)網(wǎng)狀網(wǎng)絡(luò)(每一維度一個(gè)網(wǎng)絡(luò))，而非單個(gè)3D網(wǎng)絡(luò)。此布置可產(chǎn)生為大小的分?jǐn)?shù)的若干個(gè)較小2D網(wǎng)絡(luò)，且具有較小數(shù)目個(gè)穿過每一網(wǎng)絡(luò)節(jié)點(diǎn)中的邏輯的路徑。圖5是根據(jù)各種實(shí)施例展示置于共享處理器的不同幾何平面中的網(wǎng)絡(luò)節(jié)點(diǎn)的存儲(chǔ)器系統(tǒng)500的網(wǎng)絡(luò)架構(gòu)的圖解性框圖。圖5展示通過處理器(510、512、514及516)互連以形成2D網(wǎng)絡(luò)的一維網(wǎng)絡(luò)集合。圖5中所示的每一網(wǎng)絡(luò)節(jié)點(diǎn)具有最多兩個(gè)連接用于網(wǎng)絡(luò) (因?yàn)槊恳痪W(wǎng)絡(luò)節(jié)點(diǎn)僅處置單個(gè)維度)，及若干個(gè)連接用于本地存儲(chǔ)器及用于一處理器，而非兩個(gè)連接用于每一網(wǎng)絡(luò)維度以及所述存儲(chǔ)器及處理器。在一個(gè)實(shí)施例中，存儲(chǔ)器系統(tǒng)500 包含集成式封裝501，所述集成式封裝包括網(wǎng)絡(luò)節(jié)點(diǎn)502及存儲(chǔ)器503。圖5中所示的存儲(chǔ)器網(wǎng)絡(luò)類似于圖3及圖4中所示的網(wǎng)絡(luò)按比例縮放，且可針對任一所規(guī)定的網(wǎng)絡(luò)大小構(gòu)建。在一些實(shí)施例中，可通過從每一處理器為每一所添加的維度添加一路徑來合理地構(gòu)造具有較大數(shù)目個(gè)維度的存儲(chǔ)器網(wǎng)絡(luò)。下文進(jìn)一步描述此實(shí)施方案。在一些實(shí)施例中，復(fù)雜網(wǎng)絡(luò)結(jié)構(gòu)可經(jīng)構(gòu)建以使多處理器芯片連接到網(wǎng)絡(luò)內(nèi)的不同點(diǎn)。舉例來說，考慮將處理器510連接到網(wǎng)絡(luò)節(jié)點(diǎn)502(Χ11)及網(wǎng)絡(luò)節(jié)點(diǎn)518(Υ11)，且將處理器512連接到網(wǎng)絡(luò)節(jié)點(diǎn)504 (XU)及網(wǎng)絡(luò)節(jié)點(diǎn)520 (Υ21)。在一些實(shí)施例中，此網(wǎng)絡(luò)的特性中的一者可為網(wǎng)絡(luò)通信及數(shù)據(jù)可通過處理器(510、512、514及516)來取得數(shù)據(jù)，所述數(shù)據(jù)可分布于存儲(chǔ)器網(wǎng)絡(luò)上。舉例來說，如果可以對存儲(chǔ)器503及519(分別耦合到網(wǎng)絡(luò)節(jié)點(diǎn)502 (Xll)及 518(Y11))中的存儲(chǔ)器數(shù)據(jù)進(jìn)行直接存取的處理器A(510)想要來自存儲(chǔ)器505(耦合到網(wǎng)絡(luò)節(jié)點(diǎn)504 (X12))的數(shù)據(jù)，那么請求信號穿過Xl 1傳送到X12，在存取所述數(shù)據(jù)之后通過反轉(zhuǎn)請求路徑將所述數(shù)據(jù)返回。然而，如果需要來自網(wǎng)絡(luò)節(jié)點(diǎn)524(Y2》的數(shù)據(jù)，那么可在以下路徑上發(fā)送請求處理器A(510) — Xll — X12 —處理器 B(512) — Y21 — Y22。在一些實(shí)施例中，如果所需的數(shù)據(jù)不在與請求處理器的路徑相同的X或Y路徑上， 那么可穿過另一處理器發(fā)送請求(及響應(yīng))。具有經(jīng)設(shè)計(jì)以僅使請求及響應(yīng)通過的處理器的此布置通常并非是改進(jìn)處理器性能、減小系統(tǒng)功率要求或簡化封裝的有效方式。在一些實(shí)施例中，可修改所述構(gòu)架使得連接到同一處理器(例如同一處理器核心)的網(wǎng)絡(luò)節(jié)點(diǎn)對還包含其之間的網(wǎng)絡(luò)鏈路，從而提供“跳躍”路徑。結(jié)果可有點(diǎn)類似于圖 6中所示的結(jié)果。圖6是根據(jù)各種實(shí)施例展示置于彼此互連且共享處理器的不同幾何平面中的網(wǎng)絡(luò)節(jié)點(diǎn)的存儲(chǔ)器系統(tǒng)600的網(wǎng)絡(luò)架構(gòu)的圖解性框圖。雖然圖6并未展示連接到每一網(wǎng)絡(luò)節(jié)點(diǎn)的存儲(chǔ)器，但應(yīng)理解為存在所述存儲(chǔ)器。類似地，圖6中所示的布置僅為許多可能布置中
的一者。在一些實(shí)施例中，存儲(chǔ)器系統(tǒng)600包含集成式封裝609，所述集成式封裝包括網(wǎng)絡(luò)節(jié)點(diǎn)622及處理器602。在實(shí)例性實(shí)施例中，網(wǎng)絡(luò)節(jié)點(diǎn)622包含左端口 601、右端口 603及跳躍端口 605。圖6中所示的配置添加到網(wǎng)絡(luò)節(jié)點(diǎn)(622、624、632、634、642、644、652、654、 662、664、672及674)的額外鏈路，借此避免穿過處理器602到612路由網(wǎng)絡(luò)業(yè)務(wù)。圖6中的每一網(wǎng)絡(luò)節(jié)點(diǎn)(例如網(wǎng)絡(luò)節(jié)點(diǎn)622)具有用于耦合到其它網(wǎng)絡(luò)節(jié)點(diǎn)的三個(gè)端口(例如， 左端口 601、右端口 603及跳躍端口 60 及用以耦合到處理器(例如處理器A(602))的端口(例如607)。術(shù)語左端口、右端口并不表示節(jié)點(diǎn)上的任一特定物理位置，而是其僅指定裝置上的兩個(gè)端口中的一者。在使用此網(wǎng)絡(luò)時(shí)，來自任一處理器(602、604、606、608、610及 612)的請求可由連接到其的對應(yīng)網(wǎng)絡(luò)節(jié)點(diǎn)中的任一者接收。最小長度路徑可遵循曼哈頓 (Manhattan)路由方案，其具有最后路由維度應(yīng)處于對應(yīng)于網(wǎng)絡(luò)節(jié)點(diǎn)放置的維度中的額外規(guī)則。舉例來說，如果處理器A(60 想要取得來自網(wǎng)絡(luò)節(jié)點(diǎn)654( 的數(shù)據(jù)，那么請求路徑可有點(diǎn)類似于以下路徑Xll — X12 — X13 — Y31 — Y32。在一些實(shí)施例中，如果相反需要來自網(wǎng)絡(luò)節(jié)點(diǎn)652(X23)的數(shù)據(jù)，那么路徑可有點(diǎn)類似于以下路徑Y(jié)ll — Y12 — X21 — X22 — X23。在一些實(shí)施例中，當(dāng)請求由處理器注入到網(wǎng)絡(luò)中時(shí)，消息在所注入維度中橫過節(jié)點(diǎn)直到所述請求抵達(dá)對應(yīng)于另一維度的正確地址。在一些實(shí)施例中，如果數(shù)據(jù)不在節(jié)點(diǎn)中， 那么所述請求被沿“跳躍”路徑向下自動(dòng)發(fā)送到節(jié)點(diǎn)對中的另一節(jié)點(diǎn)且接著沿處于另一維度中的網(wǎng)絡(luò)路徑向下直到其抵達(dá)正確節(jié)點(diǎn)。舉例來說，當(dāng)在網(wǎng)絡(luò)節(jié)點(diǎn)Xii處請求來自連接到網(wǎng)絡(luò)X23的存儲(chǔ)器的數(shù)據(jù)時(shí)使用跳躍端口 605。圖6中所示的配置包含耦合到節(jié)點(diǎn)群組692的節(jié)點(diǎn)群組690。在一些實(shí)例中，節(jié)點(diǎn)群組690包含網(wǎng)絡(luò)節(jié)點(diǎn)642、644及處理器606。在一些實(shí)例中，節(jié)點(diǎn)群組692包含網(wǎng)絡(luò)節(jié)點(diǎn) 652及654以及處理器608。在一些實(shí)施例中，網(wǎng)絡(luò)節(jié)點(diǎn)642耦合到第一存儲(chǔ)器(圖6中未展示)，且網(wǎng)絡(luò)節(jié)點(diǎn)652耦合到第二存儲(chǔ)器(圖6中未展示)。除用于耦合到處理器606及 608的處理器端口之外，網(wǎng)絡(luò)節(jié)點(diǎn)642及652中的每一者還分別包含左端口、右端口及跳躍端□。在一些實(shí)施例中，存儲(chǔ)器系統(tǒng)600包含安置于χ路徑中的網(wǎng)絡(luò)節(jié)點(diǎn)622，網(wǎng)絡(luò)節(jié)點(diǎn) 622包含第一 χ路徑端口(601)、第二 χ路徑端口(60 、跳躍路徑端口(60 及耦合到處理器602的處理器端口。在一些實(shí)施例中，存儲(chǔ)器系統(tǒng)600包含安置于y路徑中的網(wǎng)絡(luò)節(jié)點(diǎn) (624)，網(wǎng)絡(luò)節(jié)點(diǎn)6 包含第一 y路徑端口、第二 y路徑端口、處理器端口及跳躍路徑端口。 在一些實(shí)施例中，存儲(chǔ)器系統(tǒng)600包含安置于ζ路徑中的第三網(wǎng)絡(luò)節(jié)點(diǎn)，所述第三網(wǎng)絡(luò)節(jié)點(diǎn)包含第一 ζ路徑端口、第二 ζ路徑端口、處理器端口及兩個(gè)跳躍路徑端口。圖7是根據(jù)各種實(shí)施例展示具有彼此互連且耦合到處理器(702)的網(wǎng)絡(luò)節(jié)點(diǎn) (704,706及708)的節(jié)點(diǎn)群組700的三維存儲(chǔ)器系統(tǒng)的圖解性框圖。處理器702沿使用處理器鏈路705的路徑耦合到網(wǎng)絡(luò)節(jié)點(diǎn)704 (安置于X路徑中)。處理器702沿使用處理器鏈路706的路徑耦合到網(wǎng)絡(luò)節(jié)點(diǎn)708 (安置于Y路徑中)。處理器702沿使用處理器鏈路707 的路徑耦合到網(wǎng)絡(luò)節(jié)點(diǎn)706 (安置于Z路徑中)。因此，可注意，如果將圖6中所示的架構(gòu)擴(kuò)展為三維，那么結(jié)果有點(diǎn)類似于圖解說明單個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)群組的圖7中所示的結(jié)果。以類似方式，舉例來說，可使用用于每一所添加網(wǎng)絡(luò)維度的額外處理器路徑來更進(jìn)一步擴(kuò)展此概念以構(gòu)造四維網(wǎng)絡(luò)?？梢源朔绞綐?gòu)造N維網(wǎng)絡(luò)。在多維網(wǎng)絡(luò)的大多數(shù)情況下，當(dāng)采取跳躍路徑來改變網(wǎng)絡(luò)維度時(shí)，僅可采取去往一節(jié)點(diǎn)群組中的下一節(jié)點(diǎn)組件的單個(gè)跳躍。此活動(dòng)將請求進(jìn)行分布以最小化路徑?jīng)_突及網(wǎng)絡(luò)熱點(diǎn)。如果將請求從X路徑中的節(jié)點(diǎn)發(fā)送到Y(jié)路徑中的節(jié)點(diǎn)，且最終目的地節(jié)點(diǎn)并不位于Y維度中，那么可將所述請求傳送到下一維度Z上。圖8是根據(jù)各種實(shí)施例允許網(wǎng)絡(luò)故障恢復(fù)同時(shí)恢復(fù)來自多維存儲(chǔ)器網(wǎng)絡(luò)中的存儲(chǔ)器的數(shù)據(jù)的存儲(chǔ)器系統(tǒng)800的圖解性框圖。存儲(chǔ)器系統(tǒng)800包含處理器802、網(wǎng)絡(luò)節(jié)點(diǎn) (804,806,808及810)及跳躍路徑812。處理器802耦合到網(wǎng)絡(luò)節(jié)點(diǎn)804,806,808及810。 網(wǎng)絡(luò)節(jié)點(diǎn)804,806,808及810連接到路徑815、817、819及821，路徑815、817、819及821又可連接到其它網(wǎng)絡(luò)節(jié)點(diǎn)。網(wǎng)絡(luò)節(jié)點(diǎn)804安置于W路徑(814、815)中，網(wǎng)絡(luò)節(jié)點(diǎn)806安置于 X路徑(816、817)中，網(wǎng)絡(luò)節(jié)點(diǎn)808安置于Y路徑(818、819)中，且網(wǎng)絡(luò)節(jié)點(diǎn)810安置于Z 路徑(820、821)中。在一些實(shí)施例中，處理器802包括具有一個(gè)以上嵌入式處理器的襯底。在圖8中所示的網(wǎng)絡(luò)結(jié)構(gòu)的情況下，多維網(wǎng)絡(luò)中的每一節(jié)點(diǎn)可具有任務(wù)是僅處置單個(gè)網(wǎng)絡(luò)維度的組件，使得所得的網(wǎng)絡(luò)結(jié)構(gòu)具有大的彈性。返回參考圖6，如果處理器D想要取得來自附接到網(wǎng)絡(luò)節(jié)點(diǎn)644化31)的存儲(chǔ)器的數(shù)據(jù)，那么所述請求將通常沿以下路徑前進(jìn)處理器D — X21 — X22 — X23 - Y32-Y310然而，如果Χ22與Χ23之間的路徑在請求抵達(dá)無法從其采取所要路徑的節(jié)點(diǎn)(例如Χ22)時(shí)損壞(例如Χ23已完全出故障)，那么本地邏輯僅將所述請求連同旗標(biāo)一起發(fā)送到跳躍路徑(例如，812)，所述旗標(biāo)含有指示優(yōu)選路由維度(X維度)將不用于下一網(wǎng)絡(luò)跳躍的信息。在一些實(shí)施例中，所述旗標(biāo)向處理器 802提供確定關(guān)于何種新的最小路徑將用于將來的請求的信息。因此，Χ22將能夠?qū)⒄埱蟀l(fā)送到Y(jié)22。接著將抵達(dá)Y22的經(jīng)重新路由的請求發(fā)送到Y(jié)21。所述請求接著循著以下路徑行進(jìn):Y21 — Χ12 — Χ13 — Υ31。在另一實(shí)例中，假設(shè)代替Χ22與Χ23之間的路徑出故障，Χ23與Υ32之間的跳躍路徑出故障。因此，將抵達(dá)Χ23的請求連同旗標(biāo)一起發(fā)送到Χ24(未展示)上，所述旗標(biāo)指示優(yōu)選維度將不用于下一跳躍。所述請求接著將被發(fā)送到Y(jié)維度中，從而在更多個(gè)跳躍之后到達(dá)TOl。網(wǎng)絡(luò)中的斷開鏈路還可沿最終網(wǎng)絡(luò)維度發(fā)生。舉例來說，考慮處理器D想要來自 Χ23的數(shù)據(jù)，且從Χ21到Χ22的鏈路損壞。節(jié)點(diǎn)Χ21使用如果所要路徑損壞那么采取跳躍路徑的先前規(guī)則將請求發(fā)送到Υ12，以及產(chǎn)生首先在非優(yōu)選維度中實(shí)現(xiàn)路由的旗標(biāo)。Υ12注意到零Y網(wǎng)絡(luò)距離將被覆蓋。因此，Υ21可將請求發(fā)送到Y(jié)ll或發(fā)送到Υ13(未展示)。假設(shè)選擇了 Yl 1，則所述請求將去往Yl 1，其接著沿路徑Y(jié)l 1 — Xl 1 — Χ12 — Υ21 — Υ22 — Χ22 — Χ23 發(fā)送所述請求。如果網(wǎng)絡(luò)節(jié)點(diǎn)Χ22已出故障，那么所述路徑在Υ22到Χ22鏈路中斷開。在所述情況下，所述請求將被發(fā)送到Υ23 (未展示)，從而在更多個(gè)跳躍之后到達(dá)Χ23。此由于所述請求必須尋找在接近于Χ23的節(jié)點(diǎn)處或在Χ23處回到X維度中的另一路線而發(fā)生。圖9是描述根據(jù)各種實(shí)施例在多維存儲(chǔ)器系統(tǒng)中路由數(shù)據(jù)的方法900的流程圖。 如下文所示，可遵循各種網(wǎng)絡(luò)路由規(guī)則來在本文中所描述的多維存儲(chǔ)器網(wǎng)絡(luò)中存取存儲(chǔ)器。在本文中所描述的實(shí)施例中，“索引”表示在特定維度(例如，x、Y或Z維度)中節(jié)點(diǎn)的位置。用于定位節(jié)點(diǎn)的索引的數(shù)目包含在框902處，方法900包含產(chǎn)生存取耦合到目的地網(wǎng)絡(luò)節(jié)點(diǎn)的第一存儲(chǔ)器的請求。在框904處，方法900包含將所述請求發(fā)送到始發(fā)網(wǎng)絡(luò)節(jié)點(diǎn)，所述請求包含對應(yīng)于多個(gè)維度的多個(gè)索引。在框906處，方法900包含在所述始發(fā)網(wǎng)絡(luò)節(jié)點(diǎn)處確定所述請求是否包含與第一維度相關(guān)聯(lián)的第一索引。在框908處，方法900包含如果所述請求包含第一索引，那么沿所述第一維度將所述請求發(fā)送到第一網(wǎng)絡(luò)節(jié)點(diǎn)。在框910處，方法900包含如果所述請求包含與第二維度相關(guān)聯(lián)的第二索引，那么將所述請求傳送到跳躍路徑。在一些實(shí)施例中，簡單規(guī)則可通過自動(dòng)地繞過出故障的網(wǎng)絡(luò)組件及路徑來路由請求而提供網(wǎng)絡(luò)彈性。使用此些規(guī)則，可在每一網(wǎng)絡(luò)節(jié)點(diǎn)內(nèi)提供網(wǎng)絡(luò)數(shù)據(jù)流管理。在一些實(shí)施例中，所述路由規(guī)則可包含以下規(guī)則中的至少一者規(guī)則-1 如果請求指示所述請求應(yīng)在網(wǎng)絡(luò)的特定維度(例如，沿X路徑、Y路徑、Z 路徑或W路徑)中流動(dòng)，那么將所述請求發(fā)送到所述維度中的下一節(jié)點(diǎn)。規(guī)則-2 如果請求在所述網(wǎng)絡(luò)維度的正確節(jié)點(diǎn)位置處(舉例來說，所述請求正沿X 維度行進(jìn)且抵達(dá)對應(yīng)于目的地節(jié)點(diǎn)的Y索引)，但尚未抵達(dá)其目的地，那么將所述請求發(fā)送到本地跳躍路徑。規(guī)則-3 如果期望在當(dāng)前網(wǎng)絡(luò)路徑維度中繼續(xù)進(jìn)行，但所述請求無法(例如，由于路徑錯(cuò)誤或故障)繼續(xù)進(jìn)行，那么將所述請求發(fā)送到跳躍路徑且設(shè)定旗標(biāo)來防止返回到非優(yōu)選維度中的發(fā)送節(jié)點(diǎn)/路線)。MM^i:如果所述請求使用跳躍路徑，但發(fā)現(xiàn)不可能繼續(xù)進(jìn)行到駐存于所要維度中的節(jié)點(diǎn)，那么僅將所述請求發(fā)送到下一節(jié)點(diǎn)且設(shè)定旗標(biāo)來防止使用非優(yōu)選維度的任一返回到發(fā)送節(jié)點(diǎn)/路線。MM^:如果做出存儲(chǔ)器請求，那么以特定維度次序橫過網(wǎng)絡(luò)，其中目的地節(jié)點(diǎn)的地址的維度是所規(guī)定的次序中的最后維度。因此，舉例來說，如果將在其中選擇維度的次序是X — Y — Z的3D網(wǎng)絡(luò)中存取耦合到Y(jié)21的存儲(chǔ)器，那么沿次序Z — X — Y發(fā)送經(jīng)發(fā)送到請求處理器的本地Z節(jié)點(diǎn)的請求。此可導(dǎo)致跨越網(wǎng)絡(luò)組件分布請求且最小化請求中的路徑跳躍的數(shù)目。MM^:不將對請求的回復(fù)約束為循著與請求相同的返回路徑行進(jìn)，而是其可以相反次序發(fā)生。此可幫助在網(wǎng)絡(luò)內(nèi)分布響應(yīng)。在一些實(shí)施例中，由于網(wǎng)絡(luò)節(jié)點(diǎn)變?yōu)榇诵┚W(wǎng)絡(luò)的分布式實(shí)體，因此節(jié)點(diǎn)組件的損失將不損壞穿過出故障的節(jié)點(diǎn)的所有通信，而僅損壞沿對應(yīng)于出故障組件的網(wǎng)絡(luò)維度的路徑的通信。如下所述，可管理避開此些故障。在一些實(shí)施例中，可使用單一種類的網(wǎng)絡(luò)節(jié)點(diǎn)構(gòu)建幾乎任一維度及比例的網(wǎng)絡(luò)。 較高維網(wǎng)絡(luò)可比較低維網(wǎng)絡(luò)具有較短網(wǎng)絡(luò)時(shí)間等待及較高雙向帶寬；在每一情況下，單一種類的網(wǎng)絡(luò)存儲(chǔ)器組件可為構(gòu)建塊。在一些實(shí)施例中，每一網(wǎng)絡(luò)節(jié)點(diǎn)組件可經(jīng)簡化以含有五個(gè)或五個(gè)以下雙向端口， 其中的一者專用于處理器端口。在一些實(shí)施例中，每一網(wǎng)絡(luò)組件內(nèi)含有系統(tǒng)存儲(chǔ)器，使得系統(tǒng)存儲(chǔ)器取決于如何構(gòu)建及配置所述網(wǎng)絡(luò)而獨(dú)立于網(wǎng)絡(luò)處理器的數(shù)目及所述處理器的能力隨著所述網(wǎng)絡(luò)按比例縮放。可接著簡化從網(wǎng)絡(luò)錯(cuò)誤的恢復(fù)并使所述恢復(fù)自動(dòng)化進(jìn)行。在針對較高維的網(wǎng)絡(luò)多個(gè)網(wǎng)絡(luò)/存儲(chǔ)器節(jié)點(diǎn)連接到每一處理器IC的情況下，處理器可針對較高的本地存儲(chǔ)器帶寬及經(jīng)減小的平均存儲(chǔ)器時(shí)間等待而具有較高級的存儲(chǔ)器及網(wǎng)絡(luò)存取并行性。在其中處理器具有比設(shè)想的網(wǎng)絡(luò)所需的維度的數(shù)目更多的可用路徑的情形下，所述處理器可具有在相同維度中行進(jìn)的兩個(gè)或兩個(gè)以上路徑。在其中節(jié)點(diǎn)群組不包含任何處理器的一些實(shí)施例中，增加存儲(chǔ)器大小及封裝密度的一種方式包含添加增加總系統(tǒng)存儲(chǔ)器的網(wǎng)絡(luò)節(jié)點(diǎn)。這些所添加的節(jié)點(diǎn)可在不需要的情況下省去處理能力。舉例來說，可提供網(wǎng)絡(luò)群組使得其支持不同種類的IO能力。網(wǎng)絡(luò)節(jié)點(diǎn)可針對IO功能而非針對計(jì)算加以優(yōu)化或指定。在一些實(shí)施例中，可形成其中網(wǎng)絡(luò)維度中的一者由IO處理器或其它類型的特殊處理器使用的網(wǎng)絡(luò)。舉例來說，在3D網(wǎng)絡(luò)中，處理器的一個(gè)平面可包括混合IO及信號處理器。以此方式，可在IO信號平面中移動(dòng)數(shù)據(jù)，而不干涉計(jì)算節(jié)點(diǎn)之間的數(shù)據(jù)業(yè)務(wù)。在一些實(shí)施例中，本文中所描述的處理器可包括具有一個(gè)或一個(gè)以上處理單元 (例如，核心)的單個(gè)集成電路。多個(gè)處理器可連接到每一網(wǎng)絡(luò)節(jié)點(diǎn)，所述網(wǎng)絡(luò)節(jié)點(diǎn)可包括在存儲(chǔ)器與處理器之間路由數(shù)據(jù)的集成電路。處理器、網(wǎng)絡(luò)節(jié)點(diǎn)及存儲(chǔ)器可駐存于相同的集成電路封裝上。在一些實(shí)施例中，此些處理器包括單核心處理器、多核心處理器或所述兩者的組合。在一些實(shí)施例中，特定節(jié)點(diǎn)群組的處理器包含多核心處理器的一個(gè)或一個(gè)以上核心。在一些實(shí)施例中，處理器包含專用集成電路(ASIC)。在一些實(shí)施例中，本文中所描述的網(wǎng)絡(luò)節(jié)點(diǎn)包含IO驅(qū)動(dòng)器電路。在一些實(shí)施例中，網(wǎng)絡(luò)節(jié)點(diǎn)及存儲(chǔ)器安置于單個(gè)封裝內(nèi)。在一些實(shí)施例中，網(wǎng)絡(luò)節(jié)點(diǎn)、存儲(chǔ)器及處理器安置于單個(gè)封裝中。在一些實(shí)施例中，網(wǎng)絡(luò)節(jié)點(diǎn)經(jīng)配置以在存儲(chǔ)器與處理器之間的數(shù)據(jù)通信期間執(zhí)行錯(cuò)誤檢查及校正(ECC)。網(wǎng)絡(luò)節(jié)點(diǎn)可包含經(jīng)提供以跨越存儲(chǔ)器網(wǎng)絡(luò)在存儲(chǔ)器與處理器之間路由數(shù)據(jù)的路由器。在一些實(shí)施例中，網(wǎng)絡(luò)節(jié)點(diǎn)包含具有多個(gè)路由元件的接口設(shè)備。在一些實(shí)施例中，本文中所論述的存儲(chǔ)器包含動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)陣列。 在一些實(shí)施例中，本文中所論述的存儲(chǔ)器包含NAND快閃存儲(chǔ)器陣列。在一些實(shí)施例中，本文中所論述的存儲(chǔ)器包含NOR快閃存儲(chǔ)器陣列。在一些實(shí)施例中，存儲(chǔ)器大小可與網(wǎng)絡(luò)維度成比例。本地存儲(chǔ)器帶寬也可與網(wǎng)絡(luò)維度成比例。盡管已圖解說明及描述了各種實(shí)施例(如上所述)，但可在不背離本發(fā)明的情況下做出改變。形成本發(fā)明的一部分的附圖以圖解說明而非限制方式展示其中可實(shí)踐標(biāo)的物的各種實(shí)施例。足夠詳細(xì)地描述所圖解說明的實(shí)施例旨在使所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`本文中所揭示的教示內(nèi)容。由此可利用及導(dǎo)出其它實(shí)施例。因此，此具體實(shí)施方式
不應(yīng)被視為具有限制意義。雖然本文中已圖解說明及描述了若干特定實(shí)施例，但應(yīng)了解，經(jīng)計(jì)算以實(shí)現(xiàn)相同目的的任一布置均可替代所示的各種實(shí)施例。此外，雖然各種實(shí)施例已描述了冗余信號傳輸系統(tǒng)，但應(yīng)理解，可在不做修改的情況下在多種已知電子系統(tǒng)及裝置中采用各種實(shí)施例。 本發(fā)明打算涵蓋各種實(shí)施例的任一及所有調(diào)適或變型。在審閱以上說明后，所屬領(lǐng)域的技術(shù)人員將明了以上實(shí)施例的組合及本文中未具體描述的其它實(shí)施例。提供本發(fā)明的摘要以符合37C. F. R. § 1. 72 (b)，其需要將允許讀者快速獲取所述技術(shù)性發(fā)明的性質(zhì)的摘要。提交本摘要是基于以下理解其將不用于解釋或限制權(quán)利要求書的意義。另外，在前述實(shí)施方式中可見，出于簡化本發(fā)明的目的，可將各種特征共同集合于單個(gè)實(shí)施例中。此發(fā)明方法不應(yīng)解釋為反映以下意圖所主張的實(shí)施例需要比每一權(quán)利要求書中所明確陳述的特征更多的特征。而是，如以上權(quán)利要求書所反映發(fā)明性標(biāo)的物在于少于單個(gè)所揭示實(shí)施例的所有特征。因此，以上權(quán)利要求書特此被并入到實(shí)施方式中，其中每一權(quán)利要求本身作為單獨(dú)實(shí)施例。
權(quán)利要求
1.一種設(shè)備，其包括第一節(jié)點(diǎn)群組，其包含第一網(wǎng)絡(luò)節(jié)點(diǎn)，其耦合到存儲(chǔ)器，所述第一網(wǎng)絡(luò)節(jié)點(diǎn)包含第一端口、第二端口、處理器端口及跳躍端口；第二網(wǎng)絡(luò)節(jié)點(diǎn)，其耦合到存儲(chǔ)器，所述第二網(wǎng)絡(luò)節(jié)點(diǎn)包含第一端口、第二端口、處理器端口及跳躍端口，所述第二網(wǎng)絡(luò)節(jié)點(diǎn)的所述跳躍端口耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述跳躍端口且經(jīng)配置以在所述第一網(wǎng)絡(luò)節(jié)點(diǎn)與所述第二網(wǎng)絡(luò)節(jié)點(diǎn)之間通信；及處理器，其耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述處理器端口且耦合到所述第二網(wǎng)絡(luò)節(jié)點(diǎn)的所述處理器端口，所述處理器經(jīng)配置以通過所述第一網(wǎng)絡(luò)節(jié)點(diǎn)存取第一存儲(chǔ)器且通過所述第二網(wǎng)絡(luò)節(jié)點(diǎn)存取第二存儲(chǔ)器。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其經(jīng)配置以通信地耦合到第二節(jié)點(diǎn)群組，所述第二節(jié)點(diǎn)群組包括第三網(wǎng)絡(luò)節(jié)點(diǎn)，其耦合到存儲(chǔ)器，所述第三網(wǎng)絡(luò)節(jié)點(diǎn)包含第一端口、第二端口、處理器端口及跳躍端口；第四網(wǎng)絡(luò)節(jié)點(diǎn)，其耦合到存儲(chǔ)器，所述第四網(wǎng)絡(luò)節(jié)點(diǎn)包含第一端口、第二端口、處理器端口及跳躍端口，所述第四網(wǎng)絡(luò)節(jié)點(diǎn)的所述跳躍端口耦合到所述第三網(wǎng)絡(luò)節(jié)點(diǎn)的所述跳躍端口 ；及第二處理器，其使用所述第三網(wǎng)絡(luò)節(jié)點(diǎn)的所述處理器端口耦合到所述第三網(wǎng)絡(luò)節(jié)點(diǎn)且使用所述第四網(wǎng)絡(luò)節(jié)點(diǎn)的所述處理器端口耦合到所述第四網(wǎng)絡(luò)節(jié)點(diǎn)，其中所述第三網(wǎng)絡(luò)節(jié)點(diǎn)的所述第一及第二端口中的一者耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述第一及第二端口中的“"者。
3.根據(jù)權(quán)利要求1所述的設(shè)備，其中耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述存儲(chǔ)器包括至少一個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)陣列。
4.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一網(wǎng)絡(luò)節(jié)點(diǎn)包括輸入/輸出驅(qū)動(dòng)器電路。
5.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一網(wǎng)絡(luò)節(jié)點(diǎn)及耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述存儲(chǔ)器安置于單個(gè)封裝中。
6.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一網(wǎng)絡(luò)節(jié)點(diǎn)、耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述存儲(chǔ)器及耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述處理器安置于單個(gè)封裝中。
7.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第二網(wǎng)絡(luò)節(jié)點(diǎn)及耦合到所述第二網(wǎng)絡(luò)節(jié)點(diǎn)的所述存儲(chǔ)器安置于單個(gè)封裝中。
8.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第二網(wǎng)絡(luò)節(jié)點(diǎn)、耦合到所述第二網(wǎng)絡(luò)節(jié)點(diǎn)的所述存儲(chǔ)器及耦合到所述第二網(wǎng)絡(luò)節(jié)點(diǎn)的所述處理器安置于單個(gè)封裝中。
9.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一網(wǎng)絡(luò)節(jié)點(diǎn)經(jīng)配置以在所述第一存儲(chǔ)器與所述第一處理器之間的數(shù)據(jù)通信期間執(zhí)行錯(cuò)誤檢查及校正(ECC)。
10.根據(jù)權(quán)利要求1所述的設(shè)備，其中耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述存儲(chǔ)器包括 NAND快閃存儲(chǔ)器陣列。
11.根據(jù)權(quán)利要求1所述的設(shè)備，其中耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述存儲(chǔ)器包括NOR 快閃存儲(chǔ)器陣列。
12.根據(jù)權(quán)利要求1所述的設(shè)備，其中耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述處理器包括單核心處理器。
13.根據(jù)權(quán)利要求1所述的設(shè)備，其中耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述處理器包括多核心處理器。
14.根據(jù)權(quán)利要求1所述的設(shè)備，其中耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述處理器為多核心處理器的單個(gè)核心。
15.根據(jù)權(quán)利要求1所述的設(shè)備，其中耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述處理器包括專用集成電路(ASIC)。
16.根據(jù)權(quán)利要求1所述的設(shè)備，其中耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述處理器包括具有若干嵌入式處理器的襯底。
17.一種系統(tǒng)，其包括第一網(wǎng)絡(luò)節(jié)點(diǎn)，其安置于χ路徑中，所述第一網(wǎng)絡(luò)節(jié)點(diǎn)包含第一 χ路徑端口、第二 χ路徑端口、第一處理器端口、第一跳躍路徑端口及第二跳躍路徑端口 ；第二網(wǎng)絡(luò)節(jié)點(diǎn)，其安置于y路徑中，所述第二網(wǎng)絡(luò)節(jié)點(diǎn)包含第一 y路徑端口、第二 y路徑端口、第二處理器端口及第三跳躍路徑端口以及第四跳躍路徑端口；第三網(wǎng)絡(luò)節(jié)點(diǎn)，其安置于ζ路徑中，所述第三網(wǎng)絡(luò)節(jié)點(diǎn)包含第一 ζ路徑端口、第二 ζ路徑端口、第三處理器端口及第五跳躍路徑端口以及第六跳躍路徑端口 ；及處理器，其使用所述第一處理器端口耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)、使用所述第二處理器端口耦合到所述第二網(wǎng)絡(luò)節(jié)點(diǎn)，且使用所述第三處理器端口耦合到所述第三網(wǎng)絡(luò)節(jié)點(diǎn)；其中所述第一網(wǎng)絡(luò)節(jié)點(diǎn)耦合到第一存儲(chǔ)器，所述第二網(wǎng)絡(luò)節(jié)點(diǎn)耦合到第二存儲(chǔ)器，且所述第三網(wǎng)絡(luò)節(jié)點(diǎn)耦合到第三存儲(chǔ)器；其中所述第一跳躍路徑端口及所述第二跳躍路徑端口中的至少一者耦合到所述第三、 第四、第五及第六跳躍路徑端口中的至少一者；且其中所述χ路徑、所述y路徑及所述ζ路徑相對于彼此處于不同維度中。
18.根據(jù)權(quán)利要求17所述的系統(tǒng)，其中所述第一存儲(chǔ)器包含NOR快閃存儲(chǔ)器陣列，且所述第二存儲(chǔ)器包含NAND快閃存儲(chǔ)器陣列。
19.根據(jù)權(quán)利要求17所述的系統(tǒng)，其中所述第一、所述第二及所述第三網(wǎng)絡(luò)節(jié)點(diǎn)中的至少一者包含路由器。
20.根據(jù)權(quán)利要求17所述的系統(tǒng)，其中對應(yīng)于所述χ路徑、所述y路徑及所述ζ路徑的網(wǎng)絡(luò)維度中的至少一者由至少一個(gè)輸入/輸出處理器使用。
21.根據(jù)權(quán)利要求17所述的系統(tǒng)，其中所述處理器使用一個(gè)或一個(gè)以上鏈路耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)。
22.根據(jù)權(quán)利要求17所述的系統(tǒng)，其中所述第一網(wǎng)絡(luò)節(jié)點(diǎn)及所述處理器安置于單個(gè)封裝中。
23.根據(jù)權(quán)利要求17所述的系統(tǒng)，其中所述第一網(wǎng)絡(luò)節(jié)點(diǎn)、所述第二網(wǎng)絡(luò)節(jié)點(diǎn)、所述第三網(wǎng)絡(luò)節(jié)點(diǎn)及所述處理器布置為二維網(wǎng)狀網(wǎng)絡(luò)。
24.根據(jù)權(quán)利要求17所述的系統(tǒng)，其中所述第一網(wǎng)絡(luò)節(jié)點(diǎn)、所述第二網(wǎng)絡(luò)節(jié)點(diǎn)、所述第三網(wǎng)絡(luò)節(jié)點(diǎn)及所述處理器布置為超立方型網(wǎng)絡(luò)。
25.根據(jù)權(quán)利要求17所述的系統(tǒng)，其中所述第一網(wǎng)絡(luò)節(jié)點(diǎn)、所述第二網(wǎng)絡(luò)節(jié)點(diǎn)、所述第三網(wǎng)絡(luò)節(jié)點(diǎn)及所述處理器布置為環(huán)面結(jié)構(gòu)。
26.根據(jù)權(quán)利要求17所述的系統(tǒng)，其中所述第一網(wǎng)絡(luò)節(jié)點(diǎn)、所述第二網(wǎng)絡(luò)節(jié)點(diǎn)、所述第三網(wǎng)絡(luò)節(jié)點(diǎn)及所述處理器布置為克勞斯網(wǎng)絡(luò)。
27.—種針對多維存儲(chǔ)器網(wǎng)絡(luò)路由數(shù)據(jù)的方法在始發(fā)節(jié)點(diǎn)處接收存取耦合到目的地網(wǎng)絡(luò)節(jié)點(diǎn)的第一存儲(chǔ)器的請求，所述請求包含對應(yīng)于多個(gè)維度的多個(gè)索引；在始發(fā)網(wǎng)絡(luò)節(jié)點(diǎn)處確定所述請求是否包含與第一維度相關(guān)聯(lián)的第一索引；如果所述請求包含第一索引，那么沿所述第一維度將所述請求發(fā)送到另一網(wǎng)絡(luò)節(jié)點(diǎn)；及如果所述請求包含與第二維度相關(guān)聯(lián)的第二索引，那么將所述請求發(fā)送到跳躍路徑。
28.根據(jù)權(quán)利要求27所述的方法，其中如果所述請求被提供到所述跳躍路徑且不能夠繼續(xù)進(jìn)行到所要維度中的特定節(jié)點(diǎn)，那么將所述請求發(fā)送到下一節(jié)點(diǎn)。
29.根據(jù)權(quán)利要求觀所述的方法，其進(jìn)一步包括設(shè)定指示不返回到所述始發(fā)節(jié)點(diǎn)的旗標(biāo)。
30.根據(jù)權(quán)利要求觀所述的方法，其進(jìn)一步包括設(shè)定所述旗標(biāo)以指示在先前所使用的路線上無返回。
31.根據(jù)權(quán)利要求觀所述的方法，其中如果所述請求指示所述請求應(yīng)在所述網(wǎng)絡(luò)的特定維度中流動(dòng)，那么將所述請求發(fā)送到所述特定維度中的下一節(jié)點(diǎn)。
32.根據(jù)權(quán)利要求觀所述的方法，其進(jìn)一步包括繞過出故障的網(wǎng)絡(luò)節(jié)點(diǎn)來路由請求。
33.根據(jù)權(quán)利要求觀所述的方法，其進(jìn)一步包括繞過出故障的跳躍路徑來路由請求。
34.根據(jù)權(quán)利要求27所述的方法，其中使用曼哈頓路由方案確定所述始發(fā)節(jié)點(diǎn)與所述目的地節(jié)點(diǎn)之間的最小路徑長度路徑。
35.根據(jù)權(quán)利要求27所述的方法，其進(jìn)一步包括從所述目的地節(jié)點(diǎn)存取數(shù)據(jù)，其中如果所述數(shù)據(jù)在第一節(jié)點(diǎn)處不可用，那么所述請求被自動(dòng)發(fā)送到跳躍路徑以循著另一維度中的網(wǎng)絡(luò)路徑行進(jìn)直到其抵達(dá)目的地節(jié)點(diǎn)。
全文摘要
本發(fā)明揭示可包含第一節(jié)點(diǎn)群組的設(shè)備及系統(tǒng)，所述第一節(jié)點(diǎn)群組包含耦合到存儲(chǔ)器的第一網(wǎng)絡(luò)節(jié)點(diǎn)，所述第一網(wǎng)絡(luò)節(jié)點(diǎn)包含第一端口、第二端口、處理器端口及跳躍端口。網(wǎng)絡(luò)節(jié)點(diǎn)群組可包含耦合到存儲(chǔ)器的第二網(wǎng)絡(luò)節(jié)點(diǎn)，所述第二網(wǎng)絡(luò)節(jié)點(diǎn)包含第一端口、第二端口、處理器端口及跳躍端口，所述第二網(wǎng)絡(luò)節(jié)點(diǎn)的所述跳躍端口耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述跳躍端口且經(jīng)配置以在所述第一網(wǎng)絡(luò)節(jié)點(diǎn)與所述第二網(wǎng)絡(luò)節(jié)點(diǎn)之間通信。網(wǎng)絡(luò)節(jié)點(diǎn)群組可包含耦合到所述第一網(wǎng)絡(luò)節(jié)點(diǎn)的所述處理器端口且耦合到所述第二網(wǎng)絡(luò)節(jié)點(diǎn)的所述處理器端口的處理器，所述處理器經(jīng)配置以通過所述第一網(wǎng)絡(luò)節(jié)點(diǎn)存取第一存儲(chǔ)器且通過所述第二網(wǎng)絡(luò)節(jié)點(diǎn)存取第二存儲(chǔ)器。還揭示其它設(shè)備、系統(tǒng)及方法。
文檔編號G06F15/163GK102326159SQ201080008737
公開日2012年1月18日 申請日期2010年2月18日 優(yōu)先權(quán)日2009年2月19日
發(fā)明者戴維·R·雷斯尼克 申請人:美光科技公司