專利名稱：數(shù)據(jù)接口電路的制作方法
數(shù)據(jù)接口電路 背景技術(shù)
多核處理器是包含多個處理器內(nèi)核的集成電路(IC)。一般而言，內(nèi)核是一種處理 單元如中央處理單元(CPU)，并處理可執(zhí)行模塊(指令或代碼)以便提供一種或多種期望 的功能或應(yīng)用。多核處理器經(jīng)常需要接受并處理由一個或多個外部數(shù)據(jù)源如模數(shù)轉(zhuǎn)換器 (ADC)、傳感器陣列等產(chǎn)生的數(shù)據(jù)。與處理器之間的簡單的基于總線的數(shù)據(jù)接口可能不適合 從大量數(shù)據(jù)源進行數(shù)據(jù)收集，尤其當需要以基本上并行方式來執(zhí)行這種數(shù)據(jù)收集時。發(fā)明內(nèi)容
在示意實施例中，提供了一種集成電路。該集成電路包括多個輸入數(shù)據(jù)接口，每 個輸入數(shù)據(jù)接口與可變速率數(shù)據(jù)源和數(shù)據(jù)交換機相連，每個輸入數(shù)據(jù)接口還包括電壓電平 移位器和分布式先入先出元件；多個輸出數(shù)據(jù)接口，每個輸出數(shù)據(jù)接口與多個數(shù)據(jù)消耗處 理器中的一個相連，每個輸出數(shù)據(jù)接口還包括電壓電平移位器、分布式先入先出元件和重 排序緩沖器；第一空間交換機和第二空間交換機，每一空間交換機將多個輸入數(shù)據(jù)接口與 多個輸出數(shù)據(jù)接口相耦合，并且每一空間交換機還包括能夠在該空間交換機的輸入端口和 輸出端口之間提供多個同時連接的多個接口，其中，所述空間交換機具有與輸入數(shù)據(jù)接口 的數(shù)目相同數(shù)目的入口端口以及與輸出數(shù)據(jù)接口的數(shù)目相同數(shù)目的出口端口，空間交換機 上每個入口端口的比特寬度(bit width)與每個輸入接口的比特寬度相匹配，空間交換機 上每個出口端口的比特寬度與每個輸出接口的比特寬度相匹配，并且如果第一空間交換機 出現(xiàn)故障則激活第二空間交換機來替代第一空間交換機。
在集成電路的備選實施例中，一個或多個數(shù)據(jù)消耗處理器位于第一硅物理層并且 通過互連配線和貫通硅過孔(via)的組合連接到位于第二硅物理層的對應(yīng)輸出接口。在集 成電路的另一實施例中，輸入數(shù)據(jù)接口還包括多個先入先出(FIFO)緩沖器，每個FIFO緩沖 器與電壓電平移位器之一相耦合，其中FIFO緩沖器各自包括形成分布式FIFO元件的一個 或多個子塊。在另一實施例中，經(jīng)由電壓電平移位器耦合可變數(shù)據(jù)源和分布式FIFO元件， 每個分布式FIFO元件占據(jù)硅管芯的不同物理位置，并且還包括一個或多個存儲器位置。在 另一實施例中，每個電壓電平移位器按單端模式中連接，所述電壓電平移位器能夠?qū)螛O 或雙極數(shù)字信號轉(zhuǎn)換為與分布式FIFO元件兼容的電壓電平。
在另一示意的實施例中，提供了一種集成電路。該集成電路包括多個輸入接口， 包括輸入電壓電平移位器和通過互連的分段相互連接的輸入分布式先入先出(FIFO)元 件，每個輸入接口與多個可變速率數(shù)據(jù)源中的一可變速率數(shù)據(jù)源相耦合，每個可變速率數(shù) 據(jù)源具有相同或不同的邏輯電平；以及耦合到多個輸入接口的空間交換機，向多個輸出接 口提供多個無阻塞連接，所述多個輸出接口包括通過互連串聯(lián)的輸出電壓移位器、分布式 FIFO元件和重排序緩沖器。
在另一實施例中，分布式FIFO元件可以在二維集成電路的硅有源層上實現(xiàn)，或者 在三維硅集成電路的不同層上實現(xiàn)。在一個實施例中，輸出接口耦合到數(shù)據(jù)匯，數(shù)據(jù)匯還可 以包括在該集成電路的相同芯片或與該集成電路分離的芯片上實現(xiàn)的多個多處理器內(nèi)核。在另一實施例中，空間交換機包括定點空間交換機或浮點空間交換機，空間交換機的輸入 接口和輸出接口還可以包括比特寬度大于或等于I的尾數(shù)比特(mantissa bit)和指數(shù)比 特(exponent bit)。
在另一實施例中，數(shù)據(jù)匯可以分別具有不同的電源電壓和不同的操作頻率，并且 可以包括各自的微處理器、數(shù)字信號處理器和現(xiàn)場可編程門陣列，其中一個或多個數(shù)據(jù)匯 可以耦合到重排序緩沖器之一。在另一實施例中，多個重排序緩沖器的每個單獨可旁路重 排序緩沖器具有與其他重排序緩沖器獨立的可變深度，其中該單獨重排序緩沖器還可以包 括一個輸入端口和一個或多個輸出端口，所述輸入端口具有由寫指針維護的地址，所述輸 出端口具有由讀指針維護的地址，每個重排序緩沖器包括多個輸出端口，每個輸出端口與 不同輸出電壓電平移位器相連以向不同輸出匯進行輸出。
在另一實施例中，輸出接口從空間交換機接收包括第一數(shù)據(jù)速率和第一電壓電平 的數(shù)據(jù)，將第一數(shù)據(jù)速率轉(zhuǎn)換為第二數(shù)據(jù)速率，將第一電壓電平轉(zhuǎn)換為第二電壓電平，其中 第二數(shù)據(jù)速率和第二電壓電平與數(shù)據(jù)匯兼容。在一個實施例中，分布式FIFO分段的第一分 段物理上位于三維集成電路的一層，分布式FIFO分段的第二分段物理上位于三維集成電 路的另一層，第一分段和第二分段通過垂直貫通硅的過孔互連而相連。
在另一實施例中，分布式FIFO分段的第一分段和第二分段可以傳輸差分信號或 單端信號。在另一實施例中，基于Gray編碼或比特反轉(zhuǎn)編碼來編碼沿連接輸入和輸出分布 式FIFO元件的互連傳輸?shù)臄?shù)據(jù)。在另一實施例中，空間交換機可以包括具有N個入口端 口和N個出口端口的交叉連接(cross-bar)交換機；具有N個入口端口、N個出口端口以及 Iog(N)級或Iog2(N)級Banyan網(wǎng)絡(luò)(具有N個入口端口和N個出口端口)的混洗(shuffle) 交換網(wǎng)絡(luò)。
在另一實施例中，將第二空間交換機實現(xiàn)為當空間交換機出現(xiàn)故障時開啟，其中 按照與空間交換機耦合到輸入接口和輸出接口的類似方式，第二空間交換機分別與輸入接 口和輸出接口相耦合。
在另一實施例中，分布式FIFO元件中的一分布式FIFO元件具有與分布式FIFO元 件中的另一分布式FIFO兀件的低功率解碼器輸入相連的低功率編碼器輸出，其中，分布式 FIFO元件使用可選的較低功率Gray編碼編碼器和解碼器與電平移位器相連，輸入分布式 FIFO元件能夠通過多個并行路徑由可變速率數(shù)據(jù)源來寫入。
以上概要僅是示意性的，并不意在以任何方式進行限制。除了上述示意性方面、實 施例和特征以外，參照附圖和以下詳細描述，其他方面、實施例和特征將變得清楚。


圖1示出了數(shù)據(jù)接口電路的示例實施例。
圖2示出了具有電平移位器和分布式FIFO緩沖器的數(shù)據(jù)接口電路的備選示例實 施例。
圖3a是分布式FIFO緩沖器的示意框圖。
圖3b是分布式FIFO緩沖器的示意框圖，其中電平移位器在分布式FIFO緩沖器分 段之間。
圖3c是傳統(tǒng)本地FIFO緩沖器的示意框圖。
圖3d是示出了分布式FIFO緩沖器實施例的不同數(shù)據(jù)路徑的示意框圖。
圖3e是示出了分布式FIFO緩沖器的多個區(qū)段能夠連接在一起以形成完整分布式 FIFO緩沖器的示意框圖。
圖3f是示出了使用差分信令連接的分布式FIFO緩沖器分段的示意框圖，結(jié)果得 到低功耗和高數(shù)據(jù)速率。
圖3g示出了針對數(shù)據(jù)接口電路的輸入塊的部件的定時圖。
圖3h是分布式FIFO緩沖器分段的示意框圖，其中每個分布式FIFO緩沖器分段具 有兩個存儲元件。
圖3i是示出了通過分布式緩沖器分段前進的數(shù)據(jù)進程的示意流程圖。
圖4a是通過重排序緩沖器與處理器內(nèi)核耦合的輸出FIFO緩沖器的示意框圖。
圖4b是具有寫指針輸入和讀指針輸出的示例重排序緩沖器示意圖。
圖4c是示出了對寫指針重排序以進行輸出的示例重排序緩沖器示意圖。
圖4d是具有N個入口端口和N個出口端口的重排序緩沖器的寫和讀的示意示例。
圖4e示出了數(shù)據(jù)接口電路的備選示例實施例，其中數(shù)據(jù)接口電路具有經(jīng)由重排 序緩沖器耦合到處理器內(nèi)核的電平移位器和分布式FIFO緩沖器，其中使用多路復(fù)用器可 繞過重排序緩沖器。
圖5a是具有碼糾錯和低功耗的輸出緩沖器塊的示意框圖。
圖5b如圖5b所示，空間交換機可以是基于Banyan的交叉連接N級混洗交換機。
圖5c在第一空間交換機出現(xiàn)故障的情況下實現(xiàn)第二空間交換機。
圖6是在傳輸期間通過將并行數(shù)據(jù)輸入轉(zhuǎn)換為串行數(shù)據(jù)來實現(xiàn)具有低功耗的輸 入塊的示意框圖。
圖7a是使用N乘N交叉連接的切換塊的示例實施方式。
圖7b是4乘4交叉連接的示意，示出了入口端口和出口端口。
圖7c是具有兩個并發(fā)數(shù)據(jù)流的4乘4交叉連接的示意。
圖8a是具有混洗交換(S/E)網(wǎng)絡(luò)的切換塊的示例實施方式的示意。
圖Sb是切換塊的S/E網(wǎng)絡(luò)實施方式的示例數(shù)據(jù)路徑。
圖9是示出了根據(jù)本公開配置用于數(shù)據(jù)接口多路徑路由的示例計算設(shè)備900的方 框圖。
具體實施方式
在以下詳細說明中，參考了作為詳細說明的一部分的附圖。在附圖中，類似符號通 常表示類似部件，除非上下文另行指明。
具體實施方式
部分、附圖和權(quán)利要求書中記載的示 例性實施例并不是限制性的。在不脫離在此所呈現(xiàn)主題的精神或范圍的情況下，可以利用 其他實施例，且可以進行其他改變。容易理解，在此一般性記載以及附圖中圖示的本公開的 各方案可以按照在此明確設(shè)想并構(gòu)成本公開一部分的多種不同配置來設(shè)置、替換、組合和 設(shè)計。
圖1示出了數(shù)據(jù)接口電路100的示例實施例。示出的數(shù)據(jù)接口電路100包括數(shù)據(jù) 源102、輸入塊104、切換塊106、輸出塊108和處理器塊110的陣列。數(shù)據(jù)源102和輸入塊 104通過數(shù)據(jù)路徑112相耦合。輸入塊104和切換塊106通過數(shù)據(jù)路徑114相耦合。切換塊106和輸出塊108通過數(shù)據(jù)路徑116相耦合。輸出塊108和處理器塊110通過數(shù)據(jù)路徑 118相耦合?？梢詫⑤斎雺K104、切換塊106和輸出塊108組合看作數(shù)據(jù)接口電路，以經(jīng)由 數(shù)據(jù)路徑112接收來自數(shù)據(jù)源102的數(shù)據(jù)，并經(jīng)由數(shù)據(jù)路徑118向相應(yīng)處理器塊提供數(shù)據(jù)。 注意，數(shù)據(jù)路徑112、114、116和118中每一單獨路徑(示出為線段，下文稱作子路徑)可以 包含多個信號線路。這些線路可以是單端或差分電信號。
在一實施例中，處理器塊110是數(shù)據(jù)匯(sink)，可以包括多核處理器的多個內(nèi)核 或與多核處理器相對應(yīng)的多個存儲器塊，各自分別經(jīng)由數(shù)據(jù)路徑118從輸出塊108中的對 應(yīng)輸出接口塊接收數(shù)據(jù)。在一個實施例中，可以在單個集成電路或FPGA上實現(xiàn)數(shù)據(jù)接口電 路100的部件。在另一實施例中，可以在多個集成電路或FPGA上實現(xiàn)數(shù)據(jù)接口電路100的 部件。
輸入塊包含輸入接口塊，輸入接口塊可以包括緩沖器塊，每個緩沖器塊存儲經(jīng)由 輸入路徑112從數(shù)據(jù)源接收的輸入數(shù)據(jù)。在一個實施例中，可以將存儲元件緩沖器實現(xiàn)為 FIFO。輸入接口塊的存儲元件經(jīng)由輸出路徑114向切換塊106提供相應(yīng)輸出。在路徑112 上提供數(shù)據(jù)的數(shù)據(jù)源112可以是模數(shù)轉(zhuǎn)換器(ADC)。設(shè)置輸入塊104使得能夠連接采樣速 率大幅變化、具有可變ADC輸出電壓的ADC。此外，該技術(shù)使得即使ADC的采樣速率(ADC提 供數(shù)字輸出的速率)高于切換塊106的操作速度，ADC也能夠向切換塊106提供數(shù)據(jù)。
類似地，輸出塊108的輸出接口中的臨時存儲元件使內(nèi)核能夠以不同時鐘速度進 行操作。在示例實施例中，可以將輸出塊108的每個輸出接口實現(xiàn)為環(huán)形緩沖器?？梢愿?據(jù)希望的內(nèi)核工作頻率來選擇輸出緩沖器塊的環(huán)形緩沖器的深度。以下參考圖4來給出并 討論環(huán)形緩沖器實施例。通常，切換塊106進行操作以將不同ADC通道(數(shù)據(jù)源102)與輸 出塊108中的不同(且希望的)環(huán)形緩沖器相連，由此與處理器塊110中的處理器內(nèi)核或 存儲器位置(一般而言，數(shù)據(jù)目的地塊)相連。切換塊106在路徑114上接收來自輸入塊 104的數(shù)據(jù)，并可操作用于選擇性地在輸出路徑116中的希望/需要路徑上提供輸出。為 了說明，從輸入塊102中第一存儲元件接收的數(shù)據(jù)可以被路由或提供在輸出路徑116中的 希望路徑上，以路由/提供到輸出塊108中的任一存儲元件，并因此路由/提供到處理器塊 110中的希望處理內(nèi)核。類似地，切換塊106可操作用于將數(shù)據(jù)路徑114中任意路徑上的 數(shù)據(jù)轉(zhuǎn)發(fā)到數(shù)據(jù)路徑116中的任意路徑。切換塊106在對數(shù)據(jù)路徑114和116中的路徑上 接收到的數(shù)據(jù)進行路由時的操作可以按照循環(huán)(round-robin)方式或加權(quán)公平(weighted fair)方式來設(shè)計。在一實施例中，可以使用定點空間交換機或浮點空間交換機來實現(xiàn)切 換塊106。如圖5b所示,空間交換機可以是基于Banyan的交叉連接(cross-bar)N級混洗 交換機(shuffleexchange)。在另一實施例中，在第一空間交換機出現(xiàn)故障的情況下實現(xiàn) 第二空間交換機。圖5c示出了這種實施方式的示例，其中利用兩個完全連接的空間交換機 106a和106b將輸入塊104和輸出塊108相接。在一個實施例中，在正常操作期間空間交換 機106a開啟，同時空間交換機106b關(guān)閉。然而，如果空間交換機106a出現(xiàn)故障，則空間交 換機106b開啟以替代發(fā)生故障的空間交換機106a。
在一實施例中，數(shù)據(jù)接口電路100包括多通道中斷控制器(未示出)，當輸出緩沖 器塊中的對應(yīng)環(huán)形緩沖器具有新的數(shù)據(jù)可用時，多通道中斷控制器產(chǎn)生到處理器塊110中 的一個對應(yīng)內(nèi)核的中斷。數(shù)據(jù)接口電路100的一些實施例可以實現(xiàn)為不具有輸出塊108。 在這種實施例中，可以直接將切換塊106的輸出提供給處理器塊110的相應(yīng)內(nèi)核。
圖2示出了數(shù)據(jù)接口電路200的備選示例實施例。如圖所示，數(shù)據(jù)接口電路200 的輸入接口塊104包括與多個分布式輸入先入先出緩沖器DISTRIBUTED INPUT FIFO1、 DISTRIBUTED INPUT FIFO 2, . . . DISTRIBUTED INPUT FIFO n 相耦合的多個輸入電平移 位器LS1U LS#、... LSiIu類似地，數(shù)據(jù)接口電路200的輸出接口塊108包括與多個分布 式輸出先入先出(FIFO)緩沖器 DISTRIBUTED 0UTPUTFIF01、DISTRIBUTED OUTPUT FIFO 2,. . . DISTRIBUTED 0UTPUTFIF0 n相耦合，并進一步與多個重排序緩沖器RB1、RB2、. . . RBn 相耦合的多個輸出電平移位器LStjU LS02, . . . LS0no接下來討論如圖2中數(shù)據(jù)接口電路實 施例200所示的電平移位器和緩沖器的功能。
數(shù)據(jù)接口電路100和200可以容納多種數(shù)據(jù)源(例如ADC輸出電壓)。數(shù)據(jù)源102 典型地以可變數(shù)據(jù)速率提供數(shù)據(jù)，例如ADC以不同采樣速率進行操作以接收來自外部的模 擬輸入并將模擬輸入轉(zhuǎn)換為適于微處理器處理的數(shù)字數(shù)據(jù)采樣。數(shù)字數(shù)據(jù)采樣以每個數(shù)據(jù) 源特有的采樣速率輸出。不同的數(shù)據(jù)源可以具有非常不同的采樣速率并且本質(zhì)上可能是突 發(fā)式的。此外，不同數(shù)據(jù)源也可能具有不同的電壓電平。
將來自不同源的可變電壓和頻率的采樣轉(zhuǎn)換為適于多核處理器的頻率和電壓。 如圖2所示，數(shù)據(jù)接口電路200包含電平移位器或電壓電平轉(zhuǎn)譯器。電平移位器LSJ、 LSq2、. . . LS0n耦合到每個數(shù)據(jù)源102的輸出。
數(shù)據(jù)源典型地提供不同的可變電壓和數(shù)據(jù)速率的數(shù)據(jù)。在示例操作中，ADC以 3. 3伏電壓和IOMHz頻率來輸出數(shù)字數(shù)據(jù)采樣。電平移位器將數(shù)字數(shù)據(jù)采樣的電壓轉(zhuǎn)換到 0V-1V之間以便與空間切換塊的電壓相匹配。切換塊106以針對最小功耗優(yōu)化的電壓進行 操作。電壓在OV到IV之間的數(shù)字數(shù)據(jù)在對應(yīng)分布式輸入FIFO中排隊。通過設(shè)置在與分布 式FIFO相鄰位置處的電壓電平移位器來實現(xiàn)從ADC輸出電壓到適于分布式輸入FIFO 300a 的電平的電壓轉(zhuǎn)換。電壓電平移位器(LS)可以占據(jù)輸入線路中的多個位置。在圖2的實 施例中，將LS表示為設(shè)置在分布式FIFO之前。如果ADC輸出電壓較低，可以將分布式FIFO 設(shè)置在可變數(shù)據(jù)源102和電平移位器之間。在這種情況下，將電平移位器設(shè)置為與空間交 換機106相鄰。
在一實施例中，F(xiàn)IFO緩沖器用于轉(zhuǎn)換數(shù)字數(shù)據(jù)采樣速率。這些FIFO緩沖器可以是 分布式FIFO緩沖器，與傳統(tǒng)本地FIFO緩沖器相比較具有節(jié)能的優(yōu)點。圖3a是分布式FIFO 緩沖器302a的示意框圖，分布式FIFO緩沖器302a從電平移位器304a接收輸入并向空間 切換塊提供輸出。在一實施例中，如圖1和2中的數(shù)據(jù)接口電路100和200分別所示，空間 切換塊可以是切換塊106。分布式FIFO緩沖器302a具有沿互連306a分布的存儲元件。在 示例實施例中，存儲元件可以是寄存器。圖3b是示出了分布式FIFO緩沖器302b的示意框 圖，其中電平移位器304b位于分布式FIFO緩沖器的部件308b之間。在該實施例中，電平 移位器304b和ADC輸出之間的FIFO緩沖器可以按照與ADC輸出電壓相同的電壓電平進行 操作，電平移位器304b和空間切換塊之間的FIFO緩沖器可以按照與切換塊電壓相同的電 壓電平進行操作。
作為比較，圖3c是傳統(tǒng)集中式FIFO緩沖器302c的示意框圖，集中式FIFO緩沖器 302c從電平移位器304b接收輸入并向空間切換塊提供輸出。集中式FIFO緩沖器302c具 有集中在一起且耦合到互連306c的存儲元件308c。
分布式FIFO緩沖器相對于集中式FIFO緩沖器的節(jié)能涉及電源電壓和線路電容分布方面的不同。對于集中式FIFO緩沖器，可以將單個互連上傳輸N個字所需的能量表示為
權(quán)利要求
1.一種集成電路，包括多個輸入數(shù)據(jù)接口，每個輸入數(shù)據(jù)接口與可變速率數(shù)據(jù)源和數(shù)據(jù)交換機相連，每個輸入數(shù)據(jù)接口還包括電壓電平移位器和分布式先入先出元件；多個輸出數(shù)據(jù)接口，每個輸出數(shù)據(jù)接口與多個數(shù)據(jù)消耗處理器中的一個相連，每個輸出數(shù)據(jù)接口還包括電壓電平移位器、分布式先入先出元件和重排序緩沖器；第一空間交換機和第二空間交換機，每一空間交換機將所述多個輸入數(shù)據(jù)接口與所述多個輸出數(shù)據(jù)接口相耦合，并且每一空間交換機還包括能夠在該空間交換機的輸入端口和輸出端口之間提供多個同時連接的多個接口，其中，所述空間交換機具有與輸入數(shù)據(jù)接口的數(shù)目相同數(shù)目的入口端口以及與輸出數(shù)據(jù)接口的數(shù)目相同數(shù)目的出口端口，空間交換機上每個入口端口的比特寬度與每個輸入接口的比特寬度相匹配，空間交換機上每個出口端口的比特寬度與每個輸出接口的比特寬度相匹配，并且如果第一空間交換機出現(xiàn)故障則激活第二空間交換機來替代第一空間交換機。
2.根據(jù)權(quán)利要求1所述的集成電路，其中一個或多個數(shù)據(jù)消耗處理器位于第一硅物理層并且通過互連配線和貫通硅過孔的組合連接到位于第二硅物理層的對應(yīng)輸出接口。
3.根據(jù)權(quán)利要求1或2所述的集成電路，其中輸入數(shù)據(jù)接口還包括多個先入先出(FIFO)緩沖器，每個FIFO緩沖器與電壓電平移位器之一相耦合，所述FIFO緩沖器各自包括形成分布式FIFO元件的一個或多個子塊。
4.根據(jù)權(quán)利要求3所述的集成電路，其中經(jīng)由電壓電平移位器耦合可變數(shù)據(jù)源和分布式FIFO元件。
5.根據(jù)權(quán)利要求3所述的集成電路，其中每個分布式FIFO元件占據(jù)硅管芯的不同物理位置，并且還包括一個或多個存儲器位置。
6.根據(jù)權(quán)利要求1或2所述的集成電路，其中每個電壓電平移位器按單端模式連接，所述電壓電平移位器能夠?qū)螛O或雙極數(shù)字信號轉(zhuǎn)換為與分布式FIFO元件兼容的電壓電平。
7.—種集成電路，包括多個輸入接口，包括輸入電壓電平移位器和通過互連的分段相互連接的輸入分布式先入先出(FIFO)元件，每個輸入接口與多個可變速率數(shù)據(jù)源中的可變速率數(shù)據(jù)源相耦合，每個可變速率數(shù)據(jù)源具有相同或不同的邏輯電平；以及耦合到多個輸入接口的空間交換機，向多個輸出接口提供多個無阻塞連接，所述多個輸出接口包括通過互連串聯(lián)的輸出電壓移位器、分布式FIFO元件和重排序緩沖器。
8.根據(jù)權(quán)利要求7所述的集成電路，其中分布式FIFO元件在二維集成電路的硅有源層上實現(xiàn)。
9.根據(jù)權(quán)利要求7所述的集成電路，其中分布式FIFO元件在三維硅集成電路的不同層上實現(xiàn)。
10.根據(jù)權(quán)利要求7所述的集成電路，其中輸出接口耦合到數(shù)據(jù)匯，數(shù)據(jù)匯還包括在所述集成電路的相同芯片或與所述集成電路分離的芯片上實現(xiàn)的多個多處理器內(nèi)核。
11.根據(jù)權(quán)利要求7所述的集成電路，其中空間交換機包括定點空間交換機，空間交換機的輸入接口和輸出接口還包括比特寬度大于或等于I的尾數(shù)比特。
12.根據(jù)權(quán)利要求7所述的集成電路，其中空間交換機包括浮點空間交換機，空間交換機的輸入接口和輸出接口還包括比特寬度大于或等于I的尾數(shù)比特和指數(shù)比特。
13.根據(jù)權(quán)利要求10所述的集成電路，其中數(shù)據(jù)匯分別具有不同的電源電壓和不同的操作頻率，并且包括各自的微處理器、數(shù)字信號處理器和現(xiàn)場可編程門陣列。
14.根據(jù)權(quán)利要求13所述的集成電路，其中一個或多個數(shù)據(jù)匯耦合到重排序緩沖器之O
15.根據(jù)權(quán)利要求7-14之一所述的集成電路，其中多個重排序緩沖器的每個單獨可旁路重排序緩沖器具有與其他重排序緩沖器獨立的可變深度，其中該單獨重排序緩沖器還包括一個輸入端口和一個或多個輸出端口，所述輸入端口具有由寫指針維護的地址，所述輸出端口具有由讀指針維護的地址。
16.根據(jù)權(quán)利要求8-14之一所述的集成電路，其中每個重排序緩沖器包括多個輸出端口，每個輸出端口與不同輸出電壓電平移位器相連以向不同輸出匯進行輸出。
17.根據(jù)權(quán)利要求8-14之一所述的集成電路，其中輸出接口從空間交換機接收包括第一數(shù)據(jù)速率和第一電壓電平的數(shù)據(jù)，將第一數(shù)據(jù)速率轉(zhuǎn)換為第二數(shù)據(jù)速率，將第一電壓電平轉(zhuǎn)換為第二電壓電平，其中第二數(shù)據(jù)速率和第二電壓電平與數(shù)據(jù)匯兼容。
18.根據(jù)權(quán)利要求10-14之一所述的集成電路，其中分布式FIFO分段的第一分段物理上位于三維集成電路的一層，分布式FIFO分段的第二分段物理上位于三維集成電路的另一層，第一分段和第二分段通過垂直貫通硅的過孔互連而相連。
19.根據(jù)權(quán)利要求18所述的集成電路，其中分布式FIFO分段的第一分段和第二分段傳輸差分信號。
20.根據(jù)權(quán)利要求18所述的集成電路，其中分布式FIFO分段的第一分段和第二分段傳輸單端信號。
全文摘要
在示意實施例中，提供了一種數(shù)據(jù)接口電路。數(shù)據(jù)接口電路包括數(shù)據(jù)源、輸入塊、空間交換機、輸出塊和多核處理器。數(shù)據(jù)接口電路使得能夠?qū)⒁圆煌妷悍秶筒蓸宇l率提供的數(shù)據(jù)經(jīng)由交換機傳輸?shù)蕉嗪颂幚砥鞯倪m當內(nèi)核。輸入塊中的數(shù)據(jù)轉(zhuǎn)換元件將來自數(shù)據(jù)源并具有變化電壓范圍和采樣頻率的數(shù)據(jù)轉(zhuǎn)換為具有適于空間交換機的電壓范圍和采樣頻率的數(shù)據(jù)。類似地，輸出塊中的數(shù)據(jù)轉(zhuǎn)換元件將來自空間交換機的數(shù)據(jù)轉(zhuǎn)換為具有適于多核處理器中對應(yīng)內(nèi)核的電壓范圍和采樣頻率的數(shù)據(jù)。在一個實施例中，在輸入塊和輸出塊中使用電平移位器和FIFO緩沖器。
文檔編號G06F13/00GK103026349SQ201080068043
公開日2013年4月3日 申請日期2010年10月18日 優(yōu)先權(quán)日2010年7月16日
發(fā)明者迪帕恩·馬宗達, 西里爾·普拉桑納·拉賈·P 申請人:拉邁亞高級研究院