專利名稱：實(shí)現(xiàn)數(shù)字信號(hào)處理器的尋址模塊結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種數(shù)字信號(hào)處理技術(shù)領(lǐng)域的裝置，具體是一種實(shí)現(xiàn)數(shù)字信號(hào)處理器的尋址模塊結(jié)構(gòu)。
背景技術(shù)：
在常用的數(shù)字信號(hào)處理算法中，數(shù)據(jù)尋址通常有以下三種方式順序?qū)ぶ?、循環(huán)尋址和比特翻轉(zhuǎn)尋址。傳統(tǒng)的數(shù)字信號(hào)處理器僅支持計(jì)算簡(jiǎn)單的順序?qū)ぶ?，在?shí)現(xiàn)數(shù)字信號(hào)處理算法時(shí)，往往達(dá)不到較高性能。另外有一些處理器還支持循環(huán)尋址和比特翻轉(zhuǎn)尋址，但是對(duì)于地址具有較多限制，如進(jìn)行循環(huán)尋址時(shí)設(shè)置的緩沖區(qū)的起始地址必須是2的冪次， 或進(jìn)行比特翻轉(zhuǎn)尋址時(shí)首地址必須是2的冪次。這些限制大大減弱了尋址的靈活性，并且給內(nèi)存分配制造了困難，不利于編譯器或程序員對(duì)算法進(jìn)行優(yōu)化。經(jīng)過對(duì)現(xiàn)有技術(shù)的檢索發(fā)現(xiàn)，中國專利申請(qǐng)?zhí)?00610105063. 9，
公開日期2007 年2月21日，記載了一種“倒序/循環(huán)地址產(chǎn)生器電路結(jié)構(gòu)”，該技術(shù)為了減少倒序數(shù)據(jù)地址的計(jì)算開銷，該電路結(jié)構(gòu)對(duì)于倒序?qū)ぶ返氖椎刂愤M(jìn)行了限制。倒序輸入數(shù)據(jù)序列的長(zhǎng)度或循環(huán)緩沖區(qū)長(zhǎng)度記為L(zhǎng)O (L0 = 2η，η是自然數(shù))，則倒序?qū)ぶ肥椎刂纷畹蚹0位必須為零， k0滿足關(guān)系式2k° > LO (k0是自然數(shù))。另外該電路結(jié)構(gòu)對(duì)于循環(huán)尋址的首地址也進(jìn)行了限制，循環(huán)緩沖區(qū)長(zhǎng)度記為L(zhǎng)i，則循環(huán)尋址的首地址的最低kl位必須為零，kl是滿足關(guān)系式2kl > Ll的最小自然數(shù)。鑒于該電路結(jié)構(gòu)對(duì)于倒序/循環(huán)尋址首地址的限制，其產(chǎn)生的地址不能靈活支持FFT、卷積以及相關(guān)等數(shù)字信號(hào)處理算法，增加了地址分配的復(fù)雜度，不便于程序員使用。

發(fā)明內(nèi)容
本發(fā)明針對(duì)現(xiàn)有技術(shù)存在的上述不足，提供一種實(shí)現(xiàn)數(shù)字信號(hào)處理器的尋址模塊結(jié)構(gòu)。本發(fā)明是通過以下技術(shù)方案實(shí)現(xiàn)的，本發(fā)明包括地址計(jì)算單元和與之相連的尋址寄存器堆，其中地址計(jì)算單元輸出更新地址至尋址寄存器堆并接收當(dāng)前地址及控制信號(hào)。所述的地址計(jì)算單元由若干個(gè)與尋址寄存器堆相連的地址計(jì)算模塊組成，該地址計(jì)算模塊輸出數(shù)字信號(hào)處理器用來訪存的一路或多路地址，其中地址計(jì)算單元從尋址寄存器堆接收控制信號(hào)和當(dāng)前地址，并將更新地址與輸出至尋址寄存器堆。所述的尋址寄存器堆由尋址寄存器和控制寄存器組成，其中尋址寄存器將地址、 數(shù)據(jù)和控制信號(hào)輸出至地址計(jì)算單元，并從地址計(jì)算單元接收計(jì)算得到的更新地址、新偏移量和新比特翻轉(zhuǎn)偏移量，存儲(chǔ)至尋址寄存器，控制寄存器將尋址控制信號(hào)輸出至地址計(jì)算單元并確定各地址計(jì)算單元的尋址模式。所述的尋址寄存器由當(dāng)前地址寄存器、基地址寄存器、步長(zhǎng)寄存器、范圍寄存器、 偏移量寄存器和比特翻轉(zhuǎn)偏移量寄存器組成，其中當(dāng)前地址寄存器實(shí)現(xiàn)輸出地址并保存計(jì)算得到的更新地址，基地址寄存器實(shí)現(xiàn)保存并輸出基地址，步長(zhǎng)寄存器實(shí)現(xiàn)保存并輸出步長(zhǎng)，范圍寄存器實(shí)現(xiàn)保存并輸出范圍，偏移量寄存器實(shí)現(xiàn)輸出偏移量并保存計(jì)算得到的新偏移量，比特翻轉(zhuǎn)偏移量寄存器實(shí)現(xiàn)輸出比特翻轉(zhuǎn)偏移量并保存計(jì)算得到的新比特翻轉(zhuǎn)偏移量；控制寄存器為尋址模式寄存器，實(shí)現(xiàn)保存并輸出尋址模式控制信號(hào)。所述的地址計(jì)算模塊包括五個(gè)加法器、兩個(gè)保留進(jìn)位加法器、兩個(gè)比特翻轉(zhuǎn)邏輯和若干個(gè)多路選擇器，其中第一加法器實(shí)現(xiàn)在順序?qū)ぶ坊蜓h(huán)尋址時(shí)生成候選的更新地址，其兩個(gè)輸入端分別接收尋址寄存器堆輸出的當(dāng)前地址和步長(zhǎng)且輸出端與第一多路選擇器的第一輸入端相連，第二加法器實(shí)現(xiàn)在循環(huán)尋址時(shí)生成候選的更新地址，其兩個(gè)輸入端分別連接到第一保留進(jìn)位加法器的兩個(gè)輸出端且輸出端與第一多路選擇器的第二輸入端相連；第三加法器實(shí)現(xiàn)生成候選的新偏移量和候選的新比特翻轉(zhuǎn)偏移量，其第一輸入端接收尋址寄存器堆輸出的步長(zhǎng)，第二輸入端與第二多路選擇器的輸出端相連且輸出端分別與第一比特翻轉(zhuǎn)邏輯的輸入端、第三多路選擇器的第一輸入端、第四多路選擇器的第一輸入端和第五多路選擇器的第一輸入端相連；第四加法器實(shí)現(xiàn)生成候選的新偏移量，其兩個(gè)輸入端分別與第二保留進(jìn)位加法器的兩個(gè)輸出端相連且輸出端分別與第三多路選擇器的第二輸入端和第四多路選擇器的第二輸入端相連；第五加法器實(shí)現(xiàn)在比特翻轉(zhuǎn)尋址時(shí)生成候選的更新地址，其第一輸入端接收尋址寄存器堆輸出的基地址，第二輸入端與第一比特翻轉(zhuǎn)邏輯的輸出端相連且輸出端與第一多路選擇器的第三輸入端；第一保留進(jìn)位加法器以及第二保留進(jìn)位加法器均實(shí)現(xiàn)在循環(huán)尋址時(shí)將三個(gè)輸入端的數(shù)據(jù)相加得到兩個(gè)輸出數(shù)據(jù)，其輸入端分別接收尋址寄存器堆輸出的當(dāng)前地址、步長(zhǎng)和范圍。第一比特翻轉(zhuǎn)邏輯實(shí)現(xiàn)在比特翻轉(zhuǎn)邏輯時(shí)生成候選的新偏移量，其輸出端與第三多路選擇器的第三輸入端相連；第二比特翻轉(zhuǎn)邏輯實(shí)現(xiàn)在順序?qū)ぶ坊蜓h(huán)尋址時(shí)生成候選的新比特翻轉(zhuǎn)偏移量， 其輸入端與第四多路選擇器的輸出端相連，輸出端與第五多路選擇器第二輸入端相連；第一多路選擇器實(shí)現(xiàn)生成更新地址；第二多路選擇器實(shí)現(xiàn)生成第三加法器的輸入數(shù)據(jù)，其兩個(gè)輸入端分別接收尋址寄存器堆輸出的偏移量和比特翻轉(zhuǎn)偏移量；第三多路選擇器實(shí)現(xiàn)生成新偏移量；第四多路選擇器實(shí)現(xiàn)生成第二比特翻轉(zhuǎn)邏輯的輸入數(shù)據(jù)；第五多路選擇器實(shí)現(xiàn)生成新比特翻轉(zhuǎn)偏移量。本發(fā)明的尋址模塊的電路結(jié)構(gòu)，具有以下優(yōu)點(diǎn)支持順序?qū)ぶ?、循環(huán)尋址和比特翻轉(zhuǎn)尋址，在處理器執(zhí)行卷積、FFT等數(shù)字信號(hào)處理算法時(shí)能自動(dòng)生成地址，增加了算法的執(zhí)行效率；通過設(shè)置基地址寄存器和尋址范圍寄存器，本發(fā)明對(duì)所支持的三種尋址方式，尤其對(duì)于循環(huán)尋址和比特翻轉(zhuǎn)尋址的尋址范圍幾乎沒有限制，極大增加了尋址的靈活性；
利用偏移量寄存器和比特翻轉(zhuǎn)偏移量寄存器提供的兩個(gè)偏移量，能夠?qū)崿F(xiàn)三種尋址方式的自由切換，減少切換時(shí)帶來的額外的指令開銷。通過地址計(jì)算模塊中的多個(gè)加法器的并行計(jì)算，并根據(jù)加法器的輸出端的正負(fù)狀態(tài)，使得在循環(huán)尋址時(shí)需要進(jìn)行的地址越界的判斷和地址的計(jì)算能夠同時(shí)完成；在比特翻轉(zhuǎn)尋址時(shí)僅需經(jīng)過兩次加法和一次比特翻轉(zhuǎn)邏輯就能計(jì)算得到更新地址，比不引入offset 和BRofTset兩個(gè)偏移量時(shí)減少了一次加法運(yùn)算和一次比特翻轉(zhuǎn)運(yùn)算。對(duì)于所持之的三種尋址方式，本發(fā)明都能夠在一個(gè)時(shí)鐘周期內(nèi)完成地址的計(jì)算， 且具有極小的電路延遲，滿足了高性能信號(hào)處理器對(duì)于高運(yùn)算速度的要求。


圖1是本發(fā)明所實(shí)現(xiàn)的循環(huán)尋址的示例圖。圖2是本發(fā)明所實(shí)現(xiàn)的比特翻轉(zhuǎn)尋址的示例圖。圖3是本發(fā)明所提出的尋址模塊的系統(tǒng)框圖。圖4是本發(fā)明所提出的尋址寄存器堆的結(jié)構(gòu)框圖。圖5是本發(fā)明所提出的尋址模塊中的地址計(jì)算模塊的電路結(jié)構(gòu)圖。
具體實(shí)施例方式下面對(duì)本發(fā)明的實(shí)施例作詳細(xì)說明，本實(shí)施例在以本發(fā)明技術(shù)方案為前提下進(jìn)行實(shí)施，給出了詳細(xì)的實(shí)施方式和具體的操作過程，但本發(fā)明的保護(hù)范圍不限于下述的實(shí)施例。如圖3所示，本實(shí)施例包括一個(gè)地址計(jì)算單元1110和一個(gè)尋址寄存器堆1120 ； 其中地址計(jì)算單元1110，包含至少一個(gè)地址計(jì)算模塊1111、1112，輸出數(shù)字信號(hào)處理器用來訪存的一路或多路地址。地址計(jì)算單元1110從尋址寄存器堆1120接收控制信號(hào)、 當(dāng)前地址，并將更新地址與輸出至尋址寄存器堆1120。尋址寄存器堆1120，包含尋址寄存器1121和控制寄存器1122，實(shí)現(xiàn)存放訪存地址和與尋址有關(guān)的數(shù)據(jù)和控制字。其中尋址寄存器1121，包含當(dāng)前地址寄存器，實(shí)現(xiàn)輸出當(dāng)前地址，并保存計(jì)算得到的更新地址；基地址寄存器，實(shí)現(xiàn)保存并輸出基地址；步長(zhǎng)寄存器，實(shí)現(xiàn)保存并輸出步長(zhǎng)；范圍寄存器，實(shí)現(xiàn)保存并輸出范圍；偏移量寄存器，實(shí)現(xiàn)輸出偏移量，并保存計(jì)算得到的新偏移量；比特翻轉(zhuǎn)偏移量寄存器，實(shí)現(xiàn)輸出比特翻轉(zhuǎn)偏移量，并保存計(jì)算得到的新比特翻轉(zhuǎn)偏移量；控制寄存器1122，包含尋址模式寄存器，實(shí)現(xiàn)保存并輸出尋址模式控制信號(hào)。尋址寄存器堆1120將地址、數(shù)據(jù)和控制信號(hào)輸出至地址計(jì)算單元1110，同時(shí)從地址計(jì)算單元1110接收計(jì)算得到的更新地址、新偏移量和新比特翻轉(zhuǎn)偏移量，存儲(chǔ)至尋址寄存器1121。地址計(jì)算模塊1111，包含五個(gè)加法器、兩個(gè)保留進(jìn)位加法器、兩個(gè)比特翻轉(zhuǎn)邏輯和若干個(gè)多路選擇器；其中第一加法器，實(shí)現(xiàn)在順序?qū)ぶ坊蜓h(huán)尋址時(shí)生成候選的更新地址，它的兩個(gè)輸入端分別是當(dāng)前地址和步長(zhǎng)。第一加法器的輸出端連接到第一多路選擇器的一個(gè)輸入端；第二加法器，實(shí)現(xiàn)在循環(huán)尋址時(shí)生成候選的更新地址，它的兩個(gè)輸入端分別連接到第一保留進(jìn)位加法器的兩個(gè)輸出端。第二加法器的輸出端連接到第一多路選擇器的一個(gè)輸入端；第三加法器，實(shí)現(xiàn)生成候選的新偏移量和候選的新比特翻轉(zhuǎn)偏移量，它的兩個(gè)輸入端分別是步長(zhǎng)和第二多路選擇器的輸出端。第三加法器的輸出端分別連接到第一比特翻轉(zhuǎn)邏輯的輸入端、第三多路選擇器的一個(gè)輸入端、第四多路選擇器的一個(gè)輸入端和第五多路選擇器的一個(gè)輸入端；第四加法器，實(shí)現(xiàn)生成候選的新偏移量，它的兩個(gè)輸入端分別連接到第二保留進(jìn)位加法器的兩個(gè)輸入端。第四加法器的輸出端分別連接到第三多路選擇器的一個(gè)輸入端和第四多路選擇器的一個(gè)輸入端；第五加法器，實(shí)現(xiàn)在比特翻轉(zhuǎn)尋址時(shí)生成候選的更新地址，它的兩個(gè)輸入端分別是基地址和第一比特翻轉(zhuǎn)邏輯的輸出端。第五加法器的輸出端連接到第五多路選擇器的一個(gè)輸入端；第一保留進(jìn)位加法器，實(shí)現(xiàn)在循環(huán)尋址時(shí)將三個(gè)輸入端的數(shù)據(jù)相加得到兩個(gè)輸出數(shù)據(jù)，它的三個(gè)輸入端分別是當(dāng)前地址、步長(zhǎng)和范圍。第一保留進(jìn)位加法器的兩個(gè)輸出端分別連接到第二加法器的兩個(gè)輸入端；第二保留進(jìn)位加法器，實(shí)現(xiàn)在循環(huán)尋址時(shí)將三個(gè)輸入端的數(shù)據(jù)相加得到兩個(gè)輸出數(shù)據(jù)，它的三個(gè)輸入端分別是步長(zhǎng)、范圍和偏移量。第二保留進(jìn)位加法器的兩個(gè)輸出端分別連接到第四加法器的兩個(gè)輸入端；第一比特翻轉(zhuǎn)邏輯，實(shí)現(xiàn)在比特翻轉(zhuǎn)邏輯時(shí)生成候選的新偏移量，翻轉(zhuǎn)的位寬由范圍決定。第一比特翻轉(zhuǎn)邏輯的輸入端連接到第三加法器的輸出端，它的輸出端分別連接到第三多路選擇器的一個(gè)輸入端和第五加法器的一個(gè)輸入端；第二比特翻轉(zhuǎn)邏輯，實(shí)現(xiàn)在順序?qū)ぶ坊蜓h(huán)尋址時(shí)生成候選的新比特翻轉(zhuǎn)偏移量，翻轉(zhuǎn)的位寬由范圍決定。第二比特翻轉(zhuǎn)邏輯的輸入端連接到第四多路選擇器的輸出端， 它的輸出端連接到第五多路選擇器的一個(gè)輸入端；第一多路選擇器，根據(jù)尋址模式、第三加法器的輸出端的正負(fù)狀態(tài)和第四加法器的輸出端的正負(fù)狀態(tài)選通三個(gè)輸入端，實(shí)現(xiàn)生成更新地址。第一多路選擇器的三個(gè)輸入端分別連接到第一加法器的輸出端、第二加法器的輸出端和第五加法器的輸出端，它的輸出端連接到更新地址；第二多路選擇器，根據(jù)尋址模式選通兩個(gè)輸入端，實(shí)現(xiàn)生成第三加法器的輸入數(shù)據(jù)。第二多路選擇器的兩個(gè)輸入端分別連接到偏移量和比特翻轉(zhuǎn)偏移量，它的輸出端連接到第三加法器的一個(gè)輸入端；第三多路選擇器，根據(jù)尋址模式、第三加法器的輸出端的正負(fù)狀態(tài)和第四加法器的輸出端的正負(fù)狀態(tài)選通三個(gè)輸入端，實(shí)現(xiàn)生成新偏移量。第三多路選擇器的三個(gè)輸入端分別連接到第三加法器的輸出端、第一比特翻轉(zhuǎn)邏輯的輸出端和第四加法器的輸出端，它的輸出端連接到新偏移量；第四多路選擇器，根據(jù)尋址模式、第三加法器的輸出端的正負(fù)狀態(tài)和第四加法器的輸出端的正負(fù)狀態(tài)選通兩個(gè)輸入端，實(shí)現(xiàn)生成第二比特翻轉(zhuǎn)邏輯的輸入數(shù)據(jù)。第四多路選擇器的兩個(gè)輸入端分別連接到第三加法器的輸出端和第四加法器的輸出端，它的輸出端連接到第二比特翻轉(zhuǎn)邏輯的輸入端；第五多路選擇器，根據(jù)尋址模式選通兩個(gè)輸入端，實(shí)現(xiàn)生成新比特翻轉(zhuǎn)偏移量。第五多路選擇器的兩個(gè)輸入端分別連接到第三加法器的輸出端和第二比特翻轉(zhuǎn)邏輯的輸出端，它的輸出端連接到新比特翻轉(zhuǎn)偏移量。本實(shí)施例所述裝置包括以下三種尋址方式，具體步驟為
、
1)順序?qū)ぶ愤M(jìn)行順序?qū)ぶ窌r(shí)，第一多路選擇器選通第一加法器的輸出端，第二多路選擇器選通偏移量，多路選擇3選通第三加法器的輸出端，第四多路選擇器選通第三加法器的輸出端，第五多路選擇器選通第二比特翻轉(zhuǎn)邏輯的輸出端。所以更新地址為第一加法器的輸出，即next_addr = addr+/_inc ；新偏移量為第三加法器的輸出，即next_offset =offset+/-inC新比特翻轉(zhuǎn)偏移量為第二比特翻轉(zhuǎn)邏輯的輸出，即neXt_BR0ffSet = BR(offset+/-inc)。尋址寄存器堆將保存這些計(jì)算結(jié)果，并在下次計(jì)算地址時(shí)為地址計(jì)算模塊提供當(dāng)前地址、偏移量和比特翻轉(zhuǎn)偏移量等數(shù)據(jù)。常規(guī)的數(shù)字信號(hào)處理運(yùn)算要求處理器能夠以地址遞增或遞減的方式訪問內(nèi)存區(qū)域，該尋址模式稱為順序?qū)ぶ贰ＴO(shè)當(dāng)前地址為addr，地址的改變步長(zhǎng)為inc，偏移量為 offset,生成的更新地址為nextjddr。表1所示為處理器進(jìn)行順序?qū)ぶ窌r(shí)地址的生成方式。表1順序?qū)ぶ窌r(shí)地址的生成方式
權(quán)利要求
1.一種實(shí)現(xiàn)數(shù)字信號(hào)處理器的尋址模塊結(jié)構(gòu)，包括地址計(jì)算單元和與之相連的尋址寄存器堆，其特征在于地址計(jì)算單元輸出更新地址至尋址寄存器堆并接收當(dāng)前地址及控制信號(hào)。
2.根據(jù)權(quán)利要求1所述的實(shí)現(xiàn)數(shù)字信號(hào)處理器的尋址模塊結(jié)構(gòu)，其特征是，所述的地址計(jì)算單元由若干個(gè)與尋址寄存器堆相連的地址計(jì)算模塊組成，該地址計(jì)算模塊輸出數(shù)字信號(hào)處理器用來訪存的一路或多路地址，其中地址計(jì)算單元從尋址寄存器堆接收控制信號(hào)和當(dāng)前地址，并將更新地址與輸出至尋址寄存器堆。
3.根據(jù)權(quán)利要求1或2所述的實(shí)現(xiàn)數(shù)字信號(hào)處理器的尋址模塊結(jié)構(gòu)，其特征是，所述的尋址寄存器堆由尋址寄存器和控制寄存器組成。
4.根據(jù)權(quán)利要求3所述的實(shí)現(xiàn)數(shù)字信號(hào)處理器的尋址模塊結(jié)構(gòu)，其特征是，所述的尋址寄存器由當(dāng)前地址寄存器、基地址寄存器、步長(zhǎng)寄存器、范圍寄存器、偏移量寄存器和比特翻轉(zhuǎn)偏移量寄存器組成，其中當(dāng)前地址寄存器實(shí)現(xiàn)輸出地址并保存計(jì)算得到的更新地址，基地址寄存器實(shí)現(xiàn)保存并輸出基地址，步長(zhǎng)寄存器實(shí)現(xiàn)保存并輸出步長(zhǎng)，范圍寄存器實(shí)現(xiàn)保存并輸出范圍，偏移量寄存器實(shí)現(xiàn)輸出偏移量并保存計(jì)算得到的新偏移量，比特翻轉(zhuǎn)偏移量寄存器實(shí)現(xiàn)輸出比特翻轉(zhuǎn)偏移量并保存計(jì)算得到的新比特翻轉(zhuǎn)偏移量；控制寄存器為尋址模式寄存器，實(shí)現(xiàn)保存并輸出尋址模式控制信號(hào)。
5.根據(jù)權(quán)利要求1或2所述的實(shí)現(xiàn)數(shù)字信號(hào)處理器的尋址模塊結(jié)構(gòu)，其特征是，所述的尋址寄存器堆將地址、數(shù)據(jù)和控制信號(hào)輸出至地址計(jì)算單元，同時(shí)從地址計(jì)算單元接收計(jì)算得到的更新地址、新偏移量和新比特翻轉(zhuǎn)偏移量，存儲(chǔ)至尋址寄存器。
6.根據(jù)權(quán)利要求2所述的實(shí)現(xiàn)數(shù)字信號(hào)處理器的尋址模塊結(jié)構(gòu)，其特征是，所述的地址計(jì)算模塊包括五個(gè)加法器、兩個(gè)保留進(jìn)位加法器、兩個(gè)比特翻轉(zhuǎn)邏輯和若干個(gè)多路選擇器，其中第一加法器實(shí)現(xiàn)在順序?qū)ぶ坊蜓h(huán)尋址時(shí)生成候選的更新地址，其兩個(gè)輸入端分別接收尋址寄存器堆輸出的當(dāng)前地址和步長(zhǎng)且輸出端與第一多路選擇器的第一輸入端相連；第二加法器實(shí)現(xiàn)在循環(huán)尋址時(shí)生成候選的更新地址，其兩個(gè)輸入端分別連接到第一保留進(jìn)位加法器的兩個(gè)輸出端且輸出端與第一多路選擇器的第二輸入端相連；第三加法器實(shí)現(xiàn)生成候選的新偏移量和候選的新比特翻轉(zhuǎn)偏移量，其第一輸入端接收尋址寄存器堆輸出的步長(zhǎng)，第二輸入端與第二多路選擇器的輸出端相連且輸出端分別與第一比特翻轉(zhuǎn)邏輯的輸入端、第三多路選擇器的第一輸入端、第四多路選擇器的第一輸入端和第五多路選擇器的第一輸入端相連；第四加法器實(shí)現(xiàn)生成候選的新偏移量，其兩個(gè)輸入端分別與第二保留進(jìn)位加法器的兩個(gè)輸出端相連且輸出端分別與第三多路選擇器的第二輸入端和第四多路選擇器的第二輸入端相連；第五加法器實(shí)現(xiàn)在比特翻轉(zhuǎn)尋址時(shí)生成候選的更新地址，其第一輸入端接收尋址寄存器堆輸出的基地址，第二輸入端與第一比特翻轉(zhuǎn)邏輯的輸出端相連且輸出端與第一多路選擇器的第三輸入端；第一保留進(jìn)位加法器以及第二保留進(jìn)位加法器均實(shí)現(xiàn)在循環(huán)尋址時(shí)將三個(gè)輸入端的數(shù)據(jù)相加得到兩個(gè)輸出數(shù)據(jù)，其輸入端分別接收尋址寄存器堆輸出的當(dāng)前地址、步長(zhǎng)和范圍；第一比特翻轉(zhuǎn)邏輯實(shí)現(xiàn)在比特翻轉(zhuǎn)邏輯時(shí)生成候選的新偏移量，其輸出端與第三多路選擇器的第三輸入端相連；第二比特翻轉(zhuǎn)邏輯實(shí)現(xiàn)在順序?qū)ぶ坊蜓h(huán)尋址時(shí)生成候選的新比特翻轉(zhuǎn)偏移量，其輸入端與第四多路選擇器的輸出端相連，輸出端與第五多路選擇器第二輸入端相連；第一多路選擇器實(shí)現(xiàn)生成更新地址； 第二多路選擇器實(shí)現(xiàn)生成第三加法器的輸入數(shù)據(jù)，其兩個(gè)輸入端分別接收尋址寄存器堆輸出的偏移量和比特翻轉(zhuǎn)偏移量；第三多路選擇器實(shí)現(xiàn)生成新偏移量；第四多路選擇器實(shí)現(xiàn)生成第二比特翻轉(zhuǎn)邏輯的輸入數(shù)據(jù)；第五多路選擇器實(shí)現(xiàn)生成新比特翻轉(zhuǎn)偏移量。
全文摘要
一種計(jì)算機(jī)體系結(jié)構(gòu)領(lǐng)域的實(shí)現(xiàn)數(shù)字信號(hào)處理器的尋址模塊結(jié)構(gòu)，包括地址計(jì)算單元和與之相連的尋址寄存器堆，地址計(jì)算單元輸出更新地址至尋址寄存器堆并接收當(dāng)前地址及控制信號(hào)，本發(fā)明都能夠在一個(gè)時(shí)鐘周期內(nèi)完成地址的計(jì)算，且具有極小的電路延遲，滿足了高性能信號(hào)處理器對(duì)于高運(yùn)算速度的要求。
文檔編號(hào)G06F9/34GK102163141SQ20111006880
公開日2011年8月24日 申請(qǐng)日期2011年3月22日 優(yōu)先權(quán)日2011年3月22日
發(fā)明者劉佩林, 衛(wèi)振琦, 孔吉 申請(qǐng)人:上海交通大學(xué), 富士通株式會(huì)社