專利名稱：一種線與仲裁總線互聯(lián)的方法、裝置和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明實施例涉及通信領(lǐng)域，尤其涉及一種線與仲裁總線互聯(lián)的方法、裝置和系統(tǒng)。
背景技術(shù)：
線與仲裁總線是一種簡單、方便的多主機總線系統(tǒng)。廣泛應(yīng)用于I2C(The Inter-Integrated Circuit，一禾中串 ,g、_ti]、i義豐示}、 CAN (Control IerArea Network,^ 制器局域網(wǎng))等多主機系統(tǒng)。該技術(shù)利用單線的線與特性，解決了總線多驅(qū)動時的仲裁問題?，F(xiàn)有技術(shù)使用開漏管腳或三態(tài)管腳實現(xiàn)線與特性。下面以I2C的總線連接為例說明。圖1中的11和12分別是連接在線與仲裁總線上的兩個I2C器件，也可以連接更多。仲裁總線包括SDA (Serial Data Line,串行數(shù)據(jù)線)和SCL (串行時鐘線)。I2C器件通過雙向開漏管腳13和總線連接。SCL1_0UT和SDA1_0UT是I2C 1向總線輸出的信號，SCL1_IN 和SDA1_IN是I2C 1從總線上輸入的信號。I2C 2也類似。管腳13是一個開漏輸出的雙向管腳，開漏輸出管腳只能驅(qū)動低電平輸出，無法驅(qū)動高電平輸出，外部需要加上拉電阻14，即在SCL1_0UT為低電平時，管腳13開漏的 CMOS (Complementary Metal-Oxide Semiconductor，互補性氧化金屬半導體)管導通，總線 SCL被驅(qū)動至低電平；當SCL1_0UT為高電平時，開漏的CMOS管截至，輸出高阻，此時總線在上拉電阻14的作用下保持高電平，雙向管腳的輸入用于采樣總線狀態(tài)。因為有多個器件同時連接至總線，輸出信號，例如SCL1_0UT或SCL2_0UT，輸出高電平的器件，不會影響總線電平。只要總線上任一個器件輸出了低電平，最終總線將保持低電平，即線與功能SCL = SCL1_0UT&SCL2_0UT, SDA = SDA_0UT1&SDA_0UT2。I2C 1的輸入信號SCL1_IN、SDA1_IN實時檢測總線SCL、SDA的狀態(tài)。根據(jù)I2C處于的模式不同，有兩個用途在I2C 1處于接收狀態(tài)時可以得到其它器件發(fā)送的數(shù)據(jù)；在I2C 1處于發(fā)送狀態(tài)時，用于仲裁判斷。如果從SDA1_IN輸入的信號和SDA1_0UT發(fā)送的信號不一致，則表明其它器件正在使用總線，I2C 1則中斷此次發(fā)送，丟失仲裁。例如如果I2C1 和I2C 2同時發(fā)送，SDA1_0UT輸出高電平，同時SDA2_0UT輸出低電平，根據(jù)線與特性，此時總線狀態(tài)保持低電平。SDA1_IN和SDA2_IN也為低電平。I2C 1根據(jù)SDA1_0UT和SDA1_IN 比較后發(fā)現(xiàn)，自己發(fā)送的高電平并沒有出現(xiàn)在總線上，發(fā)送不成功，則自動中斷此次發(fā)送， 丟失仲裁。此時I2C 2將繼續(xù)發(fā)送，而不會受到影響。隨著 ASIC (Application Specific Integrated Circuit，特殊應(yīng)用集成電路)集成度的增大，在同一個芯片內(nèi)已經(jīng)可以實現(xiàn)多路I2C或CAN等線與仲裁類型總線。為了提高芯片的自測試能力，需要在芯片內(nèi)部實現(xiàn)片上線與仲裁總線互連。在實施本發(fā)明的過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在以下缺點由于上拉電阻、開漏、雙向總線的實現(xiàn)問題，上面所述的線與互連方案無法在芯片內(nèi)集成，且總線連接后無法在線配置，因此無法實現(xiàn)總線上器件和總線的可控隔離。

發(fā)明內(nèi)容
本發(fā)明實施例提供一種線與仲裁總線互聯(lián)的方法、裝置和系統(tǒng)，以實現(xiàn)在芯片內(nèi)部進行線與仲裁總線的互連以及總線上器件和總線的可控隔離。本發(fā)明實施例還提供一種線與仲裁總線互連的裝置，包括管腳，線與仲裁總線，邏輯多輸入與門；所述管腳將接收到的所述線與仲裁總線發(fā)送的信號發(fā)送到所述邏輯多輸入與門， 所述邏輯多輸入與門對所述信號進行邏輯與運算，并將邏輯與運算的結(jié)果通過所述管腳發(fā)送到所述線與仲裁總線。本發(fā)明實施例還提供一種線與仲裁總線互聯(lián)的方法，包括接收線與仲裁總線發(fā)送的信號；發(fā)送所述信號到邏輯多輸入與門；接收所述邏輯多輸入與門的邏輯與運算結(jié)果；發(fā)送所述邏輯與運算結(jié)果到所述線與仲裁總線。本發(fā)明實施例提供的方法、裝置和系統(tǒng)，通過邏輯多輸入與門，實現(xiàn)線與仲裁器件在芯片內(nèi)的可配置互聯(lián)，并可以控制總線上器件和總線的隔離。


為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為現(xiàn)有技術(shù)中線與仲裁總線的互聯(lián)電路示意圖；圖2為本發(fā)明實施例提供的裝置中邏輯多輸入與門的結(jié)構(gòu)示意圖；圖3為本發(fā)明實施例提供的裝置的電路示意圖；圖4為本發(fā)明實施例提供的方法的流程示意圖；圖5為本發(fā)明實施例提供的裝置的電路示意圖；圖6為本發(fā)明實施例提供的裝置中管腳的結(jié)構(gòu)示意圖；圖7為本發(fā)明實施例提供的方法的流程示意圖；圖8為本發(fā)明實施例提供的系統(tǒng)的結(jié)構(gòu)示意圖。
具體實施例方式下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。下面結(jié)合附圖和實施例對本發(fā)明進行介紹。本發(fā)明實施例提供一種線與仲裁總線互連的裝置，包括電路模式控制器，邏輯多輸入與門；
其中，電路模式控制器用于控制電路在正常模式和自測試模式之間進行切換；邏輯多輸入與門用于電路工作在自測試模式時，對輸出信號進行邏輯與運算，并輸出運算結(jié)果，使電路實現(xiàn)線與仲裁。上述邏輯多輸入與門的結(jié)構(gòu)如圖2所示，包括接收單元210，用于接收主控器或管腳的輸出端信號；運算單元220，用于對接收單元210接收的信號進行邏輯與運算；輸出單元230，用于輸出運算單元220的邏輯與運算結(jié)果。通過采用本發(fā)明實施例提供的裝置，使用電路模式控制器和邏輯多輸入與門的邏輯電路，組成芯片內(nèi)的線與仲裁總線，方便對芯片內(nèi)電路進行測試。下面結(jié)合具體應(yīng)用場景對本發(fā)明進行進一步介紹。其中，主控器以I2C1、I2C2為例，信號以SCL1_0UT、SCL1_IN、SDA1_0UT、SDA1_IN，是I2C1的輸入和輸出信號為例；SCL2_ 0UT、SCL2_IN、SDA2_0UT、SDA2_IN，是I2C2的輸入和輸出信號為例；管腳以雙向開漏管腳為例；電路模式控制器包括輸入信號LP_EN和多路選擇器。本發(fā)明實施例提供了一種線與仲裁總線互連的裝置，如圖3所示，包括I2C1，I2C2，雙向開漏管腳33，多路選擇器34、35，總線SDA、SCL，LP_EN 36，邏輯多輸入與門31以及觸發(fā)器32。其中，LP_EN 36和多路選擇器34、35構(gòu)成電路模式控制器，LP_EN 36為高電平時， 對應(yīng)端口 “1”的信號通過多路選擇器34、35，電路工作在自測試模式，此時I2C1和I2C2和外部總線隔離，通過本發(fā)明實現(xiàn)芯片內(nèi)部總線連接；LP_EN 36為低電平時，對應(yīng)端口“0”的信號通過多路選擇器34、35，電路工作在正常模式，I2C1和I2C2通過雙向開漏管腳33與外部總線SDA、SCL連接。邏輯多輸入與門31用于在LP_EN36為高電平，電路工作在自測試模式時，接收多路輸出端信號，對輸出端信號進行邏輯與運算，實現(xiàn)發(fā)送信號線的線與功能；并將邏輯與運算的結(jié)果輸出到信號接收端，用于仲裁的監(jiān)聽判斷，實現(xiàn)仲裁。觸發(fā)器32用于打斷組合邏輯的反饋環(huán)，利于在ASIC設(shè)計時進行時序分析。雙向開漏管腳33，用于在LP_EN36為低電平，電路工作在正常模式時，輸出I2C1， I2C2的信號到線與仲裁總線SDA、SCL,并接收線與仲裁總線SDA、SCL返回的信號；雙向開漏管腳33是一開漏輸出的雙向管腳，只能驅(qū)動低電平輸出，無法驅(qū)動高電平輸出，例如在 SCL1_0UT為低電平時，管腳導通；當SCL1_0UT為高電平時，管腳截至，雙向管腳的輸入用于采樣總線狀態(tài)。SDA和SCL是線與仲裁總線。當LP_EN 36為低電平時，電路工作在正常模式，SCL1_0UT、SCL2_0UT、SDA1_0UT、 SDA2_0UT通過對應(yīng)的管腳向總線SDA和SCL輸出信號，SCL1_IN、SCL2_IN、SDA1_IN、SDA2_ IN則從對應(yīng)的管腳接收總線發(fā)送的信號，此時I2C 1和I2C 2通過各自的管腳和外部的總線SCL和SDA連接，實現(xiàn)線與仲裁功能。當LP_EN 36為高電平時，電路工作在自測試模式，SCL1_0UT、SCL2_0UT、SDA 1_ OUT、SDA2_0UT在多路選擇器34,35處斷開，不通過管腳輸出；SCL1_IN、SCL2_IN、SDA1_IN、 SDA2_IN也和外部管腳33隔離；此時I2C 1、I2C 2和外部的總線隔離。上述輸出端信號 SCL1_0UT、SCL2_0UT、SDA1_0UT、SDA2_0UT通過邏輯多輸入與門31進行邏輯與運算，實現(xiàn)發(fā)送信號的線與功能，例如當SCL1_0UT為低電平、SCL2_0UT為高電平時，線與后的結(jié)果為輸出低電平信號；當兩者都是低電平信號時，輸出低電平信號；只有兩者都為高電平信號時， 才輸出高電平信號。邏輯與運算后的輸出結(jié)果a和b即是總線上的最終狀態(tài)。相與后的結(jié)果a和b分別連接至數(shù)據(jù)接收端SCL1_IN和SCL2_IN、SDA1_IN和SDA2_IN，接收端用于根據(jù)接收到的信號監(jiān)聽總線狀態(tài)或接收數(shù)據(jù)。在接收過程中用來接收數(shù)據(jù)；在發(fā)送過程中監(jiān)視總線狀態(tài)，如果總線狀態(tài)和自己發(fā)送的狀態(tài)不一致，則丟失仲裁，釋放總線。例如假設(shè)I2C 1從時亥Ij t開始在SDA1_0UT上發(fā)送序列00101100 ；I2C 2從時刻 t開始在SDA2_0UT上發(fā)送序列00111001。序列從左至右依次同步輸出。根據(jù)邏輯與的特性，信號線a上從t時刻開始出現(xiàn)的序列是00101000。在發(fā)送的同時，I2C 1通過SDA1_IN 接收總線(信號a)的狀態(tài)；I2C 2通過SDA2_IN接收總線的狀態(tài)。在發(fā)送序列的前3位， 信號a的數(shù)據(jù)、SDA1_0UT輸出、SDA2_0UT輸出是一致的，都是“001”。在發(fā)送序列的第4位時，總線狀態(tài)是“0”。I2C 1通過SDA1_IN檢測到總線上的狀態(tài)是“0”，和自己發(fā)送的數(shù)據(jù)一致，I2C 1將繼續(xù)發(fā)送；I2C 2通過SDA2_IN檢測到總線狀態(tài)和自己發(fā)送的數(shù)據(jù)不一致，這表明有其它設(shè)備也在使用總線，I2C 2將主動停止后面數(shù)據(jù)的發(fā)送，丟失仲裁，發(fā)送高電平，釋放總線。最終出現(xiàn)在總線上(信號a)的序列是00101100，和I2C 1發(fā)送的序列一致。如此就實現(xiàn)了線與仲裁總線。通過采用本發(fā)明實施例提供的裝置，使用電路模式控制器和邏輯多輸入與門的邏輯電路，組成芯片內(nèi)的線與仲裁總線，方便對芯片內(nèi)電路進行測試。本發(fā)明實施例提供了一種線與仲裁總線互聯(lián)的方法，如圖4所示，包括步驟S410，在電路模式控制器控制電路工作在自測試模式時，接收主控器的輸出
端信號；步驟s420，對主控器的輸出端信號進行邏輯與運算；步驟s430，輸出邏輯與運算后的結(jié)果，使主控器根據(jù)接收到的結(jié)果進行仲裁。通過采用本發(fā)明實施例提供的方法，使用電路模式控制器和邏輯多輸入與門的邏輯電路，組成芯片內(nèi)的線與仲裁總線，方便對芯片內(nèi)電路進行測試。本發(fā)明實施例還提供一種線與仲裁總線互聯(lián)的裝置，包括管腳，至少二總線，邏輯多輸入與門；管腳用于接收總線發(fā)送的信號，通過邏輯多輸入與門的邏輯與運算，控制總線的接收信號。如圖5所示，管腳以雙向開漏管腳為例，總線以VDDl、VDD2下的兩總線為例，包括 雙向開漏管腳52、53，線與仲裁總線54、55，邏輯多輸入與門51。雙向開漏管腳52、53用于將線與仲裁總線轉(zhuǎn)變?yōu)榘l(fā)送、接收兩根信號，以方便用數(shù)字邏輯電路處理；或者將處理后的發(fā)送、接收信號再次轉(zhuǎn)變?yōu)榫€與仲裁總線。54、55分別是總線，兩總線之間經(jīng)過雙向開漏管腳52、53后，通過邏輯多輸入與門51互聯(lián)。從總線54發(fā)送的信號經(jīng)過雙向開漏管腳52的輸入緩沖后和雙向總線55的發(fā)送信號通過邏輯多輸入與門51進行邏輯與運算，邏輯與運算后的信號用于控制管腳52和53 的輸出，因此總線54、55上的信號是總線54、55線與的結(jié)果，即實現(xiàn)了線與功能。上拉電平VDD 1、VDD2可以是不同的電壓，適用不同電壓的器件分別對應(yīng)接在54和 55上，通過邏輯與的運算不會影響到原來VDD1、VDD2上的電壓，且邏輯與后的結(jié)果控制管腳52和53的輸出，起到隔離不同電壓的作用。也可以通過控制邏輯多輸入與門，控制雙向開漏管腳對總線54和55的信號輸出， 隔離不同的總線區(qū)域。例如，控制雙向開漏管腳輸出截止，就可以實現(xiàn)隔離總線54、55的信號，使不同總線區(qū)域互不影響。上述管腳的結(jié)構(gòu)如圖6所示，包括信號接收單元610，用于接收至少二線與仲裁總線發(fā)送的信號或邏輯多輸入與門的運算結(jié)果；信號發(fā)送單元620，用于發(fā)送信號到邏輯多輸入與門或至少二線與仲裁總線。通過采用本發(fā)明實施例提供的裝置，使用管腳，至少二總線，邏輯多輸入與門，可以提升總線驅(qū)動能力，實現(xiàn)線與仲裁器件在芯片內(nèi)的可配置互聯(lián)，并可以控制總線上器件和總線的隔離。本發(fā)明實施例還提供一種線與仲裁總線互聯(lián)的方法，如圖7所示，包括步驟S710，接收線與仲裁總線發(fā)送的信號；步驟S720，發(fā)送上述信號到邏輯多輸入與門；步驟S730，接收邏輯多輸入與門的邏輯與運算結(jié)果；步驟S740，發(fā)送所述邏輯與運算結(jié)果到所述線與仲裁總線。通過采用本發(fā)明實施例提供的方法，可以提升總線驅(qū)動能力，實現(xiàn)線與仲裁器件在芯片內(nèi)的可配置互聯(lián)，并可以控制總線上器件和總線的隔離。本發(fā)明實施例還提供一種線與仲裁總線互連的系統(tǒng)，如圖8所示，包括邏輯多輸入與門81，主控器82，線與仲裁總線83以及管腳84 ；邏輯多輸入與門81在電路自測試模式下，接收主控器82發(fā)送的信號進行邏輯與運算，并發(fā)送邏輯與運算的結(jié)果到主控器82 ；或邏輯多輸入與門81接收線與仲裁總線83通過管腳84發(fā)送的信號進行邏輯與運算，并通過管腳84發(fā)送邏輯與運算的結(jié)果到線與仲裁總線83。上述系統(tǒng)還包括電路模式控制器85，用于控制電路的工作模式，包括正常模式和自測試模式。通過采用本發(fā)明實施例提供的系統(tǒng)，使用簡單的邏輯電路，實現(xiàn)線與仲裁器件在芯片內(nèi)的可配置互聯(lián)，并可以控制總線上器件和總線的隔離。通過以上的實施方式的描述，本領(lǐng)域的技術(shù)人員可以清楚地了解到本發(fā)明可以通過硬件實現(xiàn)，也可以借助軟件加必要的通用硬件平臺的方式來實現(xiàn)?；谶@樣的理解，本發(fā)明的技術(shù)方案可以以軟件產(chǎn)品的形式體現(xiàn)出來，該軟件產(chǎn)品可以存儲在一個非易失性存儲介質(zhì)(可以是⑶-ROM，U盤，移動硬盤等)中，包括若干指令用以使得一臺計算機設(shè)備(可以是個人計算機，服務(wù)器，或者網(wǎng)絡(luò)設(shè)備等)執(zhí)行本發(fā)明各個實施例所述的方法?？傊?，以上所述僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍。 凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種線與仲裁總線互連的裝置，其特征在于，包括 管腳，線與仲裁總線，邏輯多輸入與門；所述管腳將接收到的所述線與仲裁總線發(fā)送的信號發(fā)送到所述邏輯多輸入與門，所述邏輯多輸入與門對所述信號進行邏輯與運算，并將邏輯與運算的結(jié)果通過所述管腳發(fā)送到所述線與仲裁總線。
2.如權(quán)利要求1所述的裝置，其特征在于，所述邏輯多輸入與門包括 接收單元，用于接收所述管腳發(fā)送的信號；運算單元，用于對所述接收單元接收的信號進行邏輯與運算； 輸出單元，用于輸出所述運算單元的邏輯與運算結(jié)果。
3.如權(quán)利要求1所述的裝置，其特征在于，所述管腳包括信號接收單元，用于接收所述線與仲裁總線發(fā)送的信號或所述邏輯多輸入與門的邏輯與運算結(jié)果；信號發(fā)送單元，用于發(fā)送信號到所述邏輯多輸入與門或所述線與仲裁總線。
4.一種線與仲裁總線互聯(lián)的方法，其特征在于，包括 接收線與仲裁總線發(fā)送的信號；發(fā)送所述信號到邏輯多輸入與門； 接收所述邏輯多輸入與門的邏輯與運算結(jié)果； 發(fā)送所述邏輯與運算結(jié)果到所述線與仲裁總線。
5.如權(quán)利要求4所述的方法，其特征在于，所述接收所述邏輯多輸入與門的邏輯與運算結(jié)果之前還包括所述邏輯多輸入與門對所述信號進行邏輯與運算。
全文摘要
本發(fā)明實施例公開了一種線與仲裁總線互聯(lián)的方法、裝置和系統(tǒng)，該裝置包括電路模式控制器，邏輯多輸入與門；其中，所述電路模式控制器用于控制電路在正常模式和自測試模式之間進行切換；所述邏輯多輸入與門用于電路工作在自測試模式時，對輸出信號進行邏輯與運算，并輸出運算結(jié)果，使所述電路實現(xiàn)線與仲裁。本發(fā)明實施例提供的方法、裝置和系統(tǒng)，通過邏輯多輸入與門，實現(xiàn)線與仲裁器件在芯片內(nèi)的可配置互聯(lián)，并可以控制總線上器件和總線的隔離。
文檔編號G06F13/362GK102298562SQ20111010399
公開日2011年12月28日 申請日期2008年8月15日 優(yōu)先權(quán)日2008年8月15日
發(fā)明者王記鋒 申請人:華為技術(shù)有限公司