專(zhuān)利名稱(chēng)：一種復(fù)位控制裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子信息系統(tǒng)的復(fù)位技術(shù)，尤其涉及一種復(fù)位控制裝置和復(fù)位控制方法。
背景技術(shù)：
在目前的電子信息系統(tǒng)中，通常需要復(fù)位處理。復(fù)位(RESET)，即在系統(tǒng)啟動(dòng)時(shí)， 將系統(tǒng)設(shè)置為初始狀態(tài)。當(dāng)復(fù)位完成，系統(tǒng)再?gòu)某跏紶顟B(tài)轉(zhuǎn)變?yōu)楣ぷ鳡顟B(tài)。對(duì)于電子信息系統(tǒng)，復(fù)位操作一般包括將芯片的寄存器值恢復(fù)為默認(rèn)設(shè)置；將中央處理單元(CPU， Central Process Unit)置于空閑狀態(tài)；以及將數(shù)據(jù)、指令緩存清空等一系列操作。復(fù)位操作對(duì)電子信息系統(tǒng)，尤其是通信設(shè)備相當(dāng)重要。只有這樣，才能使得系統(tǒng)從一個(gè)可預(yù)知的狀態(tài)啟動(dòng)，進(jìn)入可控狀態(tài)。
在電子電路中，復(fù)位一般分為兩種軟件復(fù)位和硬件復(fù)位。軟件復(fù)位主要針對(duì)具有 CPU的，并通過(guò)復(fù)位指令實(shí)現(xiàn)CPU復(fù)位；當(dāng)CPU讀取到一條復(fù)位的指令時(shí)，CPU將強(qiáng)制執(zhí)行初始化操作，使得系統(tǒng)進(jìn)入初始化狀態(tài)。硬件復(fù)位是對(duì)具有邏輯功能的芯片或者CPU，通過(guò)外圍電路將特定的引腳(一般是復(fù)位引腳)設(shè)置為邏輯0或者邏輯1，強(qiáng)制芯片或系統(tǒng)進(jìn)入初始化狀態(tài)。本發(fā)明所提到的“復(fù)位”，除非特別說(shuō)明，都是指硬件復(fù)位。
機(jī)架式通信設(shè)備如路由器器、交換機(jī)等，一般由多張線(xiàn)卡、交換卡和主控卡協(xié)同工作。有時(shí)線(xiàn)卡內(nèi)又包括1 2張子卡。線(xiàn)卡負(fù)責(zé)卡內(nèi)接口的數(shù)據(jù)轉(zhuǎn)發(fā)；交換卡負(fù)責(zé)線(xiàn)卡間的數(shù)據(jù)轉(zhuǎn)發(fā)，主控卡負(fù)責(zé)各張板卡的管理控制，包括數(shù)據(jù)轉(zhuǎn)發(fā)路徑的控制、工作狀態(tài)等。每張板卡都有包含有大規(guī)模集成電路，具有邏輯處理功能，如CPU、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)、 物理層芯片(PHY)等。系統(tǒng)上電時(shí)，為保證各張板卡(包括主控卡)從可知的狀態(tài)開(kāi)始運(yùn)行，需要在上電時(shí)為板卡提供復(fù)位功能，該復(fù)位操作稱(chēng)為上電復(fù)位。當(dāng)系統(tǒng)正常工作時(shí)，由于偶然的原因，除主控卡以外的某一張板卡或者子卡出現(xiàn)死機(jī)時(shí)，需要由主控卡提供單獨(dú)的復(fù)位控制，該復(fù)位操作稱(chēng)為受控復(fù)位。
目前對(duì)于上電復(fù)位目前的操作方式一般用RC電路復(fù)位或者采用專(zhuān)用的復(fù)位芯片，如采用PTM7809實(shí)現(xiàn)上電復(fù)位。RC電路的復(fù)位時(shí)間受環(huán)境因素、芯片本生寄生參數(shù)影響較大，復(fù)位時(shí)間不易控制；對(duì)于采用專(zhuān)用復(fù)位芯片的方法，當(dāng)有多個(gè)芯片需要復(fù)位時(shí)，需要多個(gè)芯片，或者需要增加緩沖器(buffer)，因此該方法會(huì)增加成本，且各個(gè)芯片的復(fù)位順序和復(fù)位時(shí)間難以可控。
目前對(duì)于受控復(fù)位的操作方式一般由主控卡的控制邏輯引出多跟復(fù)位線(xiàn)，接到每一張板卡，實(shí)現(xiàn)復(fù)位。但是這種方法耗費(fèi)了背板和板卡寶貴的插件資源，且傳距離傳輸遠(yuǎn)， 抗干擾能力弱，可控性較弱?；蛘?，受控復(fù)位目前也可以采用主控卡CPU引出低速總線(xiàn)(如 I2C)連接到其它各張板卡的CPU或者接收電路，再通過(guò)看門(mén)狗電路提供單板復(fù)位。但是這種方法消耗CPU資源，且不能實(shí)現(xiàn)通過(guò)主控卡完成某一子卡、或者單板內(nèi)某一部分電路的復(fù)位；如果采用單板內(nèi)部CPU提供板內(nèi)復(fù)位，就又會(huì)消耗CPU —部分接口資源，且不能實(shí)現(xiàn)系統(tǒng)統(tǒng)一管理，可控性較弱。
總之，現(xiàn)有技術(shù)中還沒(méi)有一種方案可以較低的成本和資源消耗實(shí)現(xiàn)可控性較高的復(fù)位操作。發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種復(fù)位控制裝置和方法，以較低的成本和資源消耗，實(shí)現(xiàn)可控性較高的復(fù)位操作，
本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的
一種復(fù)位控制裝置，包括復(fù)雜可編程邏輯器件CPLD，其通用輸入輸出GPIO引腳連接到被復(fù)位器件的復(fù)位引腳上；該CPLD中包括
復(fù)位指令檢測(cè)模塊，用于檢測(cè)接收復(fù)位指令；
復(fù)位信號(hào)輸出控制模塊，用于根據(jù)檢測(cè)到的復(fù)位指令為驅(qū)動(dòng)，控制所述GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)，同時(shí)啟動(dòng)定時(shí)器，在定時(shí)器計(jì)時(shí)結(jié)束時(shí)控制所述GPIO引腳輸出對(duì)應(yīng)的非復(fù)位信號(hào)；
定時(shí)器，用于根據(jù)設(shè)置的復(fù)位時(shí)長(zhǎng)進(jìn)行計(jì)時(shí)。
優(yōu)選的，所述復(fù)位指令檢測(cè)模塊中包括第一模擬總線(xiàn)接口和/或第二模擬總線(xiàn)接口 ；所述第一模擬總線(xiàn)接口通過(guò)總線(xiàn)與該CPLD本地板卡的CPU連接，用于檢測(cè)接收本地板卡CPU發(fā)出的復(fù)位指令；所述第二模擬總線(xiàn)接口通過(guò)總線(xiàn)與機(jī)架式設(shè)備中主控板CPU連接，用于檢測(cè)接收主控板CPU發(fā)出的復(fù)位指令。
優(yōu)選的，所述復(fù)位指令檢測(cè)模塊中包括上電啟動(dòng)接口，用于檢測(cè)CPLD的上電情況，在上電啟動(dòng)后根據(jù)要求自動(dòng)發(fā)送復(fù)位指令。
優(yōu)選的，所述CPLD的各GPIO引腳與被復(fù)位器件的復(fù)位引腳之間進(jìn)一步串接一第一電阻。
優(yōu)選的，所述被復(fù)位器件的復(fù)位引腳用一第二電阻接地。
一種復(fù)位控制方法，采用CPLD的GPIO向被復(fù)位器件的復(fù)位引腳輸出復(fù)位信號(hào)；復(fù)位信號(hào)的控制過(guò)程包括CPLD檢測(cè)接收復(fù)位指令；CPLD根據(jù)檢測(cè)到的復(fù)位指令為驅(qū)動(dòng)，控制自身的GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)，同時(shí)啟動(dòng)計(jì)時(shí)，在計(jì)時(shí)結(jié)束時(shí)控制所述GPIO引腳輸出對(duì)應(yīng)的非復(fù)位信號(hào)。
優(yōu)選的，所述CPLD檢測(cè)接收復(fù)位指令的具體方法包括在CPLD內(nèi)模擬總線(xiàn)接口， 通過(guò)總線(xiàn)與機(jī)架式設(shè)備中的主控板CPU通信，檢測(cè)接收主控板CPU發(fā)出的復(fù)位指令；所述復(fù)位指令中包括復(fù)位板卡號(hào)和復(fù)位時(shí)長(zhǎng)；所述CPLD檢測(cè)到該復(fù)位指令后，進(jìn)一步包括根據(jù)復(fù)位板卡號(hào)判斷是否為本地板卡，如果是則控制所有與被復(fù)位器件連接的GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)，并按照所述復(fù)位時(shí)長(zhǎng)啟動(dòng)計(jì)時(shí)，否則不做處理；或者，所述復(fù)位指令中包括復(fù)位板卡號(hào)、被復(fù)位器件的標(biāo)記及其對(duì)應(yīng)的復(fù)位時(shí)長(zhǎng)；所述CPLD檢測(cè)到該復(fù)位指令后， 進(jìn)一步包括根據(jù)復(fù)位板卡號(hào)判斷是否為本地板卡，如果是則確定與該復(fù)位指令中所標(biāo)記的被復(fù)位器件連接的GPIO引腳，在該GPIO引腳輸出該復(fù)位器件對(duì)應(yīng)的復(fù)位信號(hào)，并按照所述復(fù)位時(shí)長(zhǎng)啟動(dòng)計(jì)時(shí)；否則不作處理。
優(yōu)選的，該方法進(jìn)一步包括所述CPLD在收到復(fù)位指令后向主控板CPU發(fā)送復(fù)位通知信息；所述CPLD在計(jì)時(shí)結(jié)束后向主控板CPU發(fā)送復(fù)位完成信息。
優(yōu)選的，所述CPLD檢測(cè)接收復(fù)位指令的具體方法包括在CPLD內(nèi)模擬總線(xiàn)接口，通過(guò)總線(xiàn)與本地板卡CPU通信，檢測(cè)接收主控板CPU發(fā)出的復(fù)位指令；所述復(fù)位指令中包括被復(fù)位器件的標(biāo)記及其對(duì)應(yīng)的復(fù)位時(shí)長(zhǎng)，所述CPLD檢測(cè)到該復(fù)位指令后，具體包括確定與該復(fù)位指令中所標(biāo)記的被復(fù)位器件連接的GPIO引腳，在該GPIO引腳輸出該復(fù)位器件對(duì)應(yīng)的復(fù)位信號(hào)，并按照所述復(fù)位時(shí)長(zhǎng)啟動(dòng)計(jì)時(shí)。
優(yōu)選的，所述CPLD檢測(cè)接收復(fù)位指令的具體方法包括在上電啟動(dòng)后默認(rèn)檢測(cè)收到上電復(fù)位指令；所述CPLD檢測(cè)到該上電復(fù)位指令后，具體包括控制所有的與被復(fù)位器件連接的GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)；或者，控制與指定的被復(fù)位器件連接的GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)；或者，按照復(fù)位順序控制與指定的被復(fù)位器件連接的GPIO引腳依次輸出對(duì)應(yīng)的復(fù)位信號(hào)。
與現(xiàn)有技術(shù)相比，本發(fā)明采用復(fù)雜可編程邏輯器件(CPLD)根據(jù)檢測(cè)到的復(fù)位指令通過(guò)GPIO向被復(fù)位器件輸出復(fù)位信號(hào)，而CPLD具有成本低和的特點(diǎn)，且不用占用CPU資源，同時(shí)又可以在GPIO內(nèi)部自由編程設(shè)置精確的復(fù)位操作邏輯，例如可以設(shè)置精確的復(fù)位時(shí)間和復(fù)位信號(hào)輸出順序等參數(shù)從而實(shí)現(xiàn)上電復(fù)位時(shí)間和順序的可編程控制，其可控制性很強(qiáng)，因此，用本發(fā)明實(shí)現(xiàn)復(fù)位操作，具有成本低、資源消耗低、且可控性高、可操作性強(qiáng)的優(yōu)點(diǎn)。另外，本發(fā)明利用CPLD實(shí)現(xiàn)的是硬件復(fù)位，提高了復(fù)位系統(tǒng)的可靠性。
進(jìn)一步的，本發(fā)明所述CPLD檢測(cè)接收的復(fù)位指令可以根據(jù)應(yīng)用環(huán)境進(jìn)行指定，可以是上電時(shí)默認(rèn)發(fā)出，這樣就可以實(shí)現(xiàn)精確的上電復(fù)位控制；也可以是由外部的控制單元如本地板卡CPU或者機(jī)架式設(shè)備中主控板卡CPU發(fā)出，這樣就可以實(shí)現(xiàn)系統(tǒng)運(yùn)行過(guò)程中的受控復(fù)位，因此本發(fā)明既可實(shí)現(xiàn)精確可控的上電復(fù)位，又可以實(shí)現(xiàn)機(jī)架設(shè)備中主控卡對(duì)板卡的可控復(fù)位，以及對(duì)板卡中子卡的可控復(fù)位，而且還可以實(shí)現(xiàn)板卡內(nèi)部CPU對(duì)內(nèi)部整個(gè)電路或者某張子卡的可控復(fù)位。


圖1本發(fā)明所述復(fù)位控制裝置的一種結(jié)構(gòu)示意圖2為本發(fā)明所述復(fù)位控制裝置實(shí)現(xiàn)受控復(fù)位和上電復(fù)位的一種結(jié)構(gòu)示意圖3為本發(fā)明所述復(fù)位控制裝置的一種實(shí)現(xiàn)上電復(fù)位實(shí)施例的電路結(jié)構(gòu)示意圖4為利用本發(fā)明所述復(fù)位控制裝置實(shí)現(xiàn)上電復(fù)位的控制流程圖5為本發(fā)明所述復(fù)位控制裝置應(yīng)用在單板設(shè)備中一種實(shí)施例結(jié)構(gòu)示意圖6為利用本發(fā)明所述復(fù)位控制裝置實(shí)現(xiàn)單板設(shè)備內(nèi)受控復(fù)位的控制流程圖7為本發(fā)明所述復(fù)位控制裝置應(yīng)用在機(jī)架式通信設(shè)備中一種實(shí)施例結(jié)構(gòu)示意圖8為利用本發(fā)明所述復(fù)位控制裝置實(shí)現(xiàn)機(jī)架式通信設(shè)備內(nèi)受控復(fù)位的控制流程圖。
具體實(shí)施方式
下面結(jié)合附圖及具體實(shí)施例對(duì)本發(fā)明再作進(jìn)一步詳細(xì)的說(shuō)明。
圖1本發(fā)明所述復(fù)位控制裝置的一種結(jié)構(gòu)示意圖。參見(jiàn)圖1，該復(fù)位控制裝置包括 CPLD 100，該CPLD 100的通用輸入輸出GPIO引腳110連接到被復(fù)位器件的復(fù)位引腳上，本圖中只畫(huà)出了 4個(gè)GPIO引腳，分別連接四個(gè)被復(fù)位器件，但是本發(fā)明對(duì)GPIO引腳的個(gè)數(shù)不做限定，由被復(fù)位器件的個(gè)數(shù)決定。
所述CPLD 100中包括
復(fù)位指令檢測(cè)模塊101，用于檢測(cè)接收復(fù)位指令。
復(fù)位信號(hào)輸出控制模塊102，用于根據(jù)檢測(cè)到的復(fù)位指令為驅(qū)動(dòng)，控制所述GPIO 引腳110輸出對(duì)應(yīng)的復(fù)位信號(hào)，同時(shí)啟動(dòng)定時(shí)器103，在定時(shí)器103計(jì)時(shí)結(jié)束時(shí)控制所述 GPIO引腳110輸出對(duì)應(yīng)的非復(fù)位信號(hào)。
定時(shí)器103，用于根據(jù)設(shè)置的計(jì)時(shí)長(zhǎng)度進(jìn)行計(jì)時(shí)。
所述復(fù)位信號(hào)通常為邏輯0或邏輯1，根據(jù)所述GPIO連接的被復(fù)位器件決定，大部分被復(fù)位器件的復(fù)位信號(hào)為邏輯0，但是也有一部分被復(fù)位器件采用邏輯1作為復(fù)位信號(hào)。 具體的復(fù)位信號(hào)可以根據(jù)被復(fù)位器件的要求在所述復(fù)位信號(hào)輸出控制模塊102中設(shè)定，在需要復(fù)位時(shí)，由對(duì)應(yīng)的GPIO輸出復(fù)位信號(hào)(邏輯0或邏輯1)即可。所述非復(fù)位信號(hào)是所述復(fù)位信號(hào)的非信號(hào)。
當(dāng)然，在所述CPLD上電工作前，需要將CPLD的時(shí)鐘引腳連接到時(shí)鐘芯片，如晶體或者晶振，完成基本外圍配置電路，所述時(shí)鐘芯片為CPLD的常用必須配置，本領(lǐng)域技術(shù)人員都知曉其電路連接結(jié)構(gòu)，這是CPLD工作時(shí)的基本配置，也不是本發(fā)明所改進(jìn)之處，因此本說(shuō)明書(shū)附圖中并未給出時(shí)鐘引腳和時(shí)鐘芯片的電路結(jié)構(gòu)，對(duì)此也不再贅述。
所述復(fù)位指令檢測(cè)模塊101可以檢測(cè)外部總線(xiàn)的復(fù)位指令，從而實(shí)現(xiàn)受控復(fù)位； 也可以檢測(cè)上電啟動(dòng)信號(hào)，從而實(shí)現(xiàn)上電復(fù)位。
圖2為本發(fā)明所述復(fù)位控制裝置實(shí)現(xiàn)受控復(fù)位和上電復(fù)位的一種結(jié)構(gòu)示意圖。參見(jiàn)圖2，所述復(fù)位指令檢測(cè)模塊101中包括第一模擬總線(xiàn)接口 111，和/或第二模擬總線(xiàn)接口 112，和/或上電啟動(dòng)接口 113。
所述第一模擬總線(xiàn)接口 111中所模擬的總線(xiàn)與機(jī)架式設(shè)備中主控板CPU連接的總線(xiàn)的結(jié)構(gòu)相同，本說(shuō)明書(shū)中將該主控板CPU連接的總線(xiàn)稱(chēng)為BUS1，所述第一模擬總線(xiàn)接口 111通過(guò)總線(xiàn)BUSl與機(jī)架式設(shè)備中的主控板CPU連接通信，用于檢測(cè)接收主控板CPU發(fā)出的復(fù)位指令，之后根據(jù)該復(fù)位指令決定是否復(fù)位本地板卡的器件。為節(jié)約連接器資源，所述 BUSl 一般采用2線(xiàn)的I2C總線(xiàn)。當(dāng)然也可以視CPU的資源情況，選用其它總線(xiàn)。
所述第二模擬總線(xiàn)接口 112中所模擬的總線(xiàn)與本地板卡CPU連接的總線(xiàn)的結(jié)構(gòu)相同，本說(shuō)明書(shū)中將本地板卡CPU連接的總線(xiàn)稱(chēng)為BUS2，BUS2視情況可以與BUSl相同，也可以不同。所述第二模擬總線(xiàn)接口 112通過(guò)總線(xiàn)BUS2與本地板卡CPU連接通信，主要用于檢測(cè)接收本地板卡CPU發(fā)出的復(fù)位指令，之后根據(jù)該復(fù)位指令復(fù)位本地板卡的器件。
所述上電啟動(dòng)接口 113用于檢測(cè)CPLD的上電情況，在上電啟動(dòng)后自動(dòng)發(fā)送上電復(fù)位指令，所述上電復(fù)位指令可以默認(rèn)為對(duì)所有的被復(fù)位器件輸出復(fù)位信號(hào)，當(dāng)然也可以在復(fù)位信號(hào)輸出控制模塊102中進(jìn)行設(shè)置，只對(duì)某個(gè)或某幾個(gè)特定的被復(fù)位器件輸出復(fù)位信號(hào)。
上述第一模擬總線(xiàn)接口 111、第二模擬總線(xiàn)接口 112、以及上電啟動(dòng)接口 113可以根據(jù)實(shí)際應(yīng)用場(chǎng)景進(jìn)行選用。例如對(duì)于只需要上電復(fù)位的設(shè)備，則復(fù)位指令檢測(cè)模塊101 中可以只包括上電啟動(dòng)接口 113 ；對(duì)于單板式設(shè)備，則復(fù)位指令檢測(cè)模塊101中可以包括上電啟動(dòng)接口 113和第二模擬總線(xiàn)接口 112 ；對(duì)于機(jī)架式設(shè)備，每一板卡都可以包括一本發(fā)明所述的復(fù)位控制裝置，其中的復(fù)位指令檢測(cè)模塊101中可以包括上電啟動(dòng)接口 113、第二模擬總線(xiàn)接口 112和第一模擬總線(xiàn)接口 111 ；在特殊情況下，對(duì)于不需要上電復(fù)位的設(shè)備，也可以不包括所述上電啟動(dòng)接口 113。
圖3為本發(fā)明所述復(fù)位控制裝置的一種實(shí)現(xiàn)上電復(fù)位實(shí)施例的電路結(jié)構(gòu)示意圖。 參見(jiàn)圖3，在該實(shí)施例中，所述復(fù)位控制裝置具有上電啟動(dòng)接口 113，并且在CPLD的GPIO引腳110與被復(fù)位器件的復(fù)位引腳301之間可以進(jìn)一步串接一第一電阻R1，該電阻Rl的主要作用是保證復(fù)位信號(hào)的完整性，使得GPIO引腳輸出的復(fù)位信號(hào)邊沿?zé)o沖擊、無(wú)臺(tái)階；當(dāng)然該Rl為可選器件，也可以省略。同時(shí)，所述被復(fù)位器件的復(fù)位引腳301用一第二電阻R2接地，用該電阻R2接地的主要原因是某些被復(fù)位器件要求上電時(shí)，其復(fù)位引腳必須保持低電平，因此采用電阻R2接地后，其上電時(shí)可以保證復(fù)位引腳301保持低電平；對(duì)于沒(méi)有此項(xiàng)特殊要求的被復(fù)位器件，也可以不采用R2接地。系統(tǒng)上電時(shí)，所述CPLD 100的GPIO引腳 110為高阻狀態(tài)，由于復(fù)位引腳301通過(guò)電阻R2接地，所以能夠保證上電時(shí)復(fù)位信號(hào)為低電平。上電完成之后，上電啟動(dòng)接口自動(dòng)發(fā)送上電復(fù)位指令，即上電完成后默認(rèn)首先執(zhí)行上電復(fù)位操作，之后通過(guò)CPLD內(nèi)部的復(fù)位信號(hào)輸出控制模塊控制輸出對(duì)應(yīng)的復(fù)位信號(hào)(例如邏輯0)，并用定時(shí)器進(jìn)行計(jì)時(shí)，計(jì)時(shí)結(jié)束之后輸出非復(fù)位信號(hào)(如邏輯1)，釋放復(fù)位引腳，如此實(shí)現(xiàn)上電復(fù)位。
圖3只畫(huà)出了 CPLD與一個(gè)被復(fù)位器件連接的情況，對(duì)于一個(gè)以上的被復(fù)位器件， 可以在每個(gè)GPIO引腳和被復(fù)位器件的復(fù)位引腳之間實(shí)現(xiàn)上述具有電阻Rl和R2的電路結(jié)構(gòu)。
圖4為利用本發(fā)明所述復(fù)位控制裝置實(shí)現(xiàn)上電復(fù)位的控制流程圖。參見(jiàn)圖4，該流程包括
步驟401、上電啟動(dòng)接口檢測(cè)到CPLD上電啟動(dòng)后，自動(dòng)發(fā)送上電復(fù)位指令，即上電完成后首先默認(rèn)檢測(cè)接收到了上電復(fù)位指令，觸發(fā)執(zhí)行上電復(fù)位操作。
步驟402、CPLD根據(jù)各個(gè)GPIO引腳連接的被復(fù)位器件的要求，控制各GPIO輸出對(duì)應(yīng)的復(fù)位信號(hào)。例如，有些被復(fù)位器件要求的復(fù)位信號(hào)為邏輯0則與該被復(fù)位器件連接的 GPIO引腳輸出邏輯0 ；有些被復(fù)位器件要求的復(fù)位信號(hào)為邏輯1則與該被復(fù)位器件連接的 GPIO引腳輸出邏輯1。
本實(shí)施例中，可以默認(rèn)控制所有的與被復(fù)位器件連接的GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)；或者，如果只需要對(duì)某些被復(fù)位器件進(jìn)行上電復(fù)位，也可以在在所述CPLD的復(fù)位信號(hào)輸出控制模塊中指定，在上電復(fù)位時(shí)控制與指定的被復(fù)位器件連接的GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)；或者，對(duì)于有復(fù)位順序要求的被復(fù)位器件，也可以在所述CPLD的復(fù)位信號(hào)輸出控制模塊中設(shè)置，在上電復(fù)位時(shí)按照該復(fù)位順序依次向與指定被復(fù)位器件連接的 GPIO引腳發(fā)出對(duì)應(yīng)的復(fù)位信號(hào)。
步驟403、CPLD啟動(dòng)定時(shí)器，假設(shè)定時(shí)器的延時(shí)長(zhǎng)度為T(mén)l，該延時(shí)長(zhǎng)度為復(fù)位時(shí)長(zhǎng)。
步驟404、CPLD判斷Tl是否到達(dá)，在到達(dá)后執(zhí)行步驟405。
步驟405、CPLD根據(jù)各個(gè)GPIO引腳連接的被復(fù)位器件的要求，控制各GPIO輸出對(duì)應(yīng)的非復(fù)位信號(hào)，即在步驟402輸出復(fù)位信號(hào)的GPIO引腳上輸出相反的非復(fù)位信號(hào)。
與上述步驟402對(duì)應(yīng)，本步驟405可以默認(rèn)控制所有的與被復(fù)位器件連接的GPIO 引腳輸出對(duì)應(yīng)的非復(fù)位信號(hào)；或者，如果只需要對(duì)某些被復(fù)位器件進(jìn)行上電復(fù)位，在上電復(fù)位結(jié)束時(shí)控制與指定的被復(fù)位器件連接的GPIO引腳輸出對(duì)應(yīng)的非復(fù)位信號(hào)；或者，對(duì)于有復(fù)位順序要求的被復(fù)位器件，在上電復(fù)位結(jié)束時(shí)按照該復(fù)位順序依次向與指定被復(fù)位器件連接的GPIO引腳發(fā)出對(duì)應(yīng)的非復(fù)位信號(hào)。
本發(fā)明除了可以實(shí)現(xiàn)上電復(fù)位，在系統(tǒng)工作時(shí)，通過(guò)CPLD通過(guò)所述模擬的總線(xiàn)接口與CPU連接通信，并接受CPU的復(fù)位指令，并根據(jù)復(fù)位指令發(fā)出復(fù)位控制信號(hào)。
圖5為本發(fā)明所述復(fù)位控制裝置應(yīng)用在單板設(shè)備中一種實(shí)施例結(jié)構(gòu)示意圖。所述單板設(shè)備可以是機(jī)架式通信設(shè)備中的業(yè)務(wù)板卡、交換卡、主控卡等。參見(jiàn)圖5，在單板設(shè)備內(nèi)，所述CPLD 100的GPIO引腳分別連接各個(gè)被復(fù)位器件的復(fù)位引腳，如圖中的箭頭線(xiàn)、、 -3+分別表示從不同GPIO引腳到不同被復(fù)位器件的復(fù)位引腳的連接線(xiàn)，所述被復(fù)位器件可以是本地板卡(即所述單板設(shè)備)的CPU、子卡等器件，所述CPLD 100中具有圖2所示的第二模擬總線(xiàn)接口，該接口模擬的總線(xiàn)結(jié)構(gòu)與BUS2的總線(xiàn)結(jié)構(gòu)相同，并通過(guò)BUS2總線(xiàn)與本地板卡CPU連接通信。
本地板卡的CPU可以根據(jù)網(wǎng)絡(luò)接口接收到的復(fù)位命令，復(fù)位本地板卡的全部器件或部分器件；或者業(yè)務(wù)板卡本身工作需要，復(fù)位本地板卡的某一部分或者全部器件。在需要復(fù)位本地板卡上的器件時(shí)，本地板卡的CPU通過(guò)BUS2將復(fù)位指令發(fā)送給本地板卡上的所述CPLD 100，該復(fù)位指令中至少包括被復(fù)位器件的標(biāo)記及其對(duì)應(yīng)的復(fù)位時(shí)長(zhǎng)，被復(fù)位器件可以包括本地板卡CPU本身。當(dāng)然在本單板設(shè)備中也可以實(shí)現(xiàn)圖4所述的上電復(fù)位操作， 在各個(gè)GPIO引腳和被復(fù)位器件的復(fù)位引腳之間還可以采用圖2所示的電阻電路。
圖6為利用本發(fā)明所述復(fù)位控制裝置實(shí)現(xiàn)單板設(shè)備內(nèi)受控復(fù)位的控制流程圖。參見(jiàn)圖6，該流程包括
步驟601、CPLD利用所述第二模擬總線(xiàn)接口檢測(cè)到BUS2上的復(fù)位指令，該復(fù)位指令中至少包括被復(fù)位器件的標(biāo)記及其對(duì)應(yīng)的復(fù)位時(shí)長(zhǎng)。
步驟602、CPLD根據(jù)復(fù)位指令中的要求，控制與需要復(fù)位的器件連接的GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)，即確定與該復(fù)位指令中所標(biāo)記的被復(fù)位器件連接的GPIO引腳， 在該引腳輸出該復(fù)位器件對(duì)應(yīng)的復(fù)位信號(hào)(例如邏輯0或邏輯1，根據(jù)復(fù)位器件的要求而定)。
步驟603、CPLD啟動(dòng)定時(shí)器，該定時(shí)器的延時(shí)長(zhǎng)度為所述復(fù)位指令中包括的復(fù)位時(shí)長(zhǎng)，假設(shè)此處為T(mén)l。
步驟604、CPLD判斷Tl是否到達(dá)，在到達(dá)后執(zhí)行步驟605。
步驟605、CPLD根據(jù)復(fù)位指令中的要求，控制與需要復(fù)位的器件連接的GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)，即在步驟602輸出復(fù)位信號(hào)的GPIO引腳輸出對(duì)應(yīng)相反的非復(fù)位信號(hào)。
圖7為本發(fā)明所述復(fù)位控制裝置應(yīng)用在機(jī)架式通信設(shè)備中一種實(shí)施例結(jié)構(gòu)示意圖。參見(jiàn)圖7，該機(jī)架式通信設(shè)備包括主控卡、主控卡上有控制芯片(CPU)、背板、背板總線(xiàn) (BUSl)、線(xiàn)卡(即業(yè)務(wù)板)、線(xiàn)卡控制芯片(CPU)、線(xiàn)卡總線(xiàn)(BUS2)、線(xiàn)卡上還具有子卡等器件。由于機(jī)架式通信設(shè)備具有板卡數(shù)量多，芯片類(lèi)型各不相同，復(fù)位電路需求復(fù)雜的特點(diǎn)。 因此，本實(shí)施例中可以在各個(gè)線(xiàn)卡、交換卡(在圖7中沒(méi)有畫(huà)出，但在本發(fā)明中可以將該交換卡當(dāng)成一種線(xiàn)卡對(duì)待)、以及主控卡等單卡設(shè)備內(nèi)部設(shè)置本發(fā)明所述的復(fù)位控制裝置，即設(shè)置所述CPLD，其GPIO引腳連接本地板卡內(nèi)部器件(如本地CPU和各個(gè)子卡)的復(fù)位引腳，如圖7中的箭頭線(xiàn)―1+ 、、_3+分別表示從不同GPIO引腳到不同被復(fù)位器件的復(fù)位引腳的連接線(xiàn)，且所述各單板設(shè)備中的CPLD具有所述第二模擬總線(xiàn)接口，通過(guò)總線(xiàn)BUS2與本地板卡的CPU連接通信，檢測(cè)接收本地CPU發(fā)出的復(fù)位指令，實(shí)現(xiàn)單板內(nèi)的受控復(fù)位。同時(shí)，除了主控卡外，所述各單板設(shè)備中的CPLD還具有所述第一模擬總線(xiàn)接口，通過(guò)總線(xiàn)BUSl與背板總線(xiàn)BUSl連接，背板總線(xiàn)BUSl又與主控卡CPU連接通信，這樣各線(xiàn)卡和交換卡就可以檢測(cè)接收主控板CPU發(fā)出的復(fù)位指令以及其他指令，實(shí)現(xiàn)主控卡觸發(fā)的受控復(fù)位。當(dāng)然在各個(gè)單板設(shè)備中也可以實(shí)現(xiàn)圖4所述的上電復(fù)位操作，在各個(gè)GPIO引腳和被復(fù)位器件的復(fù)位引腳之間還可以采用圖2所示的電阻電路。
當(dāng)主控卡CPU檢測(cè)到某一板卡，或者板卡內(nèi)的器件(如CPU或子卡)需要復(fù)位時(shí)， 通過(guò)BUSl發(fā)送復(fù)位指令到相應(yīng)板卡的CPLD，CPLD再根據(jù)復(fù)位指令復(fù)位整個(gè)板卡，或者該板卡某一器件。
圖8為利用本發(fā)明所述復(fù)位控制裝置實(shí)現(xiàn)機(jī)架式通信設(shè)備內(nèi)受控復(fù)位的控制流程圖。參見(jiàn)圖8，該流程包括
步驟801、各個(gè)單卡上的CPLD利用所述第一模擬總線(xiàn)接口檢測(cè)到BUSl上的復(fù)位指令，該復(fù)位指令由主控卡CPU發(fā)出，其中至少包括所述復(fù)位指令中包括復(fù)位板卡號(hào)和復(fù)位時(shí)長(zhǎng)；或者其中包括復(fù)位板卡號(hào)、被復(fù)位器件的標(biāo)記及其對(duì)應(yīng)的復(fù)位時(shí)長(zhǎng)。復(fù)位時(shí)長(zhǎng)默認(rèn)為所有業(yè)務(wù)板卡復(fù)位時(shí)長(zhǎng)的最大值。
步驟802、各個(gè)單卡上的CPLD判斷所述復(fù)位指令是否針對(duì)本板卡，即根據(jù)該復(fù)位指令中的復(fù)位板卡號(hào)判斷是否為與本地板卡的板卡號(hào)相同，如果是則說(shuō)明該復(fù)位指令針對(duì)本地板卡，執(zhí)行步驟803 ；否則不做處理。
步驟803、CPLD立即回應(yīng)復(fù)位確認(rèn)信號(hào)給主控CPU，并根據(jù)復(fù)位指令中的要求，控制與需要復(fù)位的器件連接的GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)。此處有兩種情況如果所述復(fù)位指令中沒(méi)有被復(fù)位器件的標(biāo)記，則控制所有與被復(fù)位器件連接的GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)，并執(zhí)行步驟804按照所述復(fù)位時(shí)長(zhǎng)啟動(dòng)計(jì)時(shí)；如果所述復(fù)位指令中含有被復(fù)位器件的標(biāo)記，則確定與該復(fù)位指令中所標(biāo)記的被復(fù)位器件連接的GPIO引腳，在該引腳輸出該復(fù)位器件對(duì)應(yīng)的復(fù)位信號(hào)，并執(zhí)行步驟804按照所述復(fù)位時(shí)長(zhǎng)啟動(dòng)計(jì)時(shí)。
步驟804、CPLD啟動(dòng)定時(shí)器，該定時(shí)器的延時(shí)長(zhǎng)度為所述復(fù)位指令中包括的復(fù)位時(shí)長(zhǎng)，假設(shè)此處為T(mén)l。
步驟805、CPLD判斷Tl是否到達(dá)，在到達(dá)后執(zhí)行步驟806。
步驟806、CPLD根據(jù)復(fù)位指令中的要求，控制與需要復(fù)位的器件連接的GPIO引腳輸出對(duì)應(yīng)的非復(fù)位信號(hào)，即在步驟803輸出復(fù)位信號(hào)的GPIO引腳輸出對(duì)應(yīng)相反的非復(fù)位信號(hào)，完成復(fù)位，并通過(guò)BUSl發(fā)送復(fù)位完成信號(hào)到主控卡CPU，通知主控復(fù)位結(jié)束。
在圖7所示的機(jī)架式通信設(shè)備中，在某些特殊應(yīng)用下，在主控授權(quán)的條件下，需要單板自身復(fù)位，此時(shí)本地板卡CPU通過(guò)總線(xiàn)BUS2與本地CPLD交互，直接復(fù)位自身板內(nèi)的器件(包括CPU)以及子卡。此時(shí)的受控復(fù)位過(guò)程與圖6所述的受控復(fù)位過(guò)程相同，只不過(guò)在步驟602中該單板的CPLD進(jìn)一步通過(guò)BUSl總線(xiàn)向主控卡的CPU發(fā)送復(fù)位信息通知，并在步驟605復(fù)位結(jié)束后，再通過(guò)BUSl總線(xiàn)向主控卡的CPU發(fā)送復(fù)位結(jié)束通知。
例如，在無(wú)源光纖網(wǎng)絡(luò)(PON，passive optical network)中，要求局端能夠通過(guò)無(wú)線(xiàn)光網(wǎng)絡(luò)發(fā)送復(fù)位命令(reset)到客戶(hù)端；此時(shí)客戶(hù)端無(wú)論在進(jìn)行什么操作，收到復(fù)位命1令之后，直接復(fù)位客戶(hù)端接口對(duì)應(yīng)板卡。PON網(wǎng)絡(luò)的客戶(hù)端接口卡就是本發(fā)明所述復(fù)位方案中講到的業(yè)務(wù)板卡。當(dāng)業(yè)務(wù)板卡收到網(wǎng)絡(luò)對(duì)端發(fā)送的復(fù)位命令之后，本板卡CPU就可以通過(guò)BUS2直接發(fā)送復(fù)位指令到本板CPLD。CPLD啟動(dòng)定時(shí)器，對(duì)本板卡中包括CPU在內(nèi)的所有電路復(fù)位，同時(shí)將復(fù)位信息通告主控CPU;當(dāng)復(fù)位結(jié)束之后，再次將復(fù)位完成信息通告主控 CPU。
本發(fā)明還可將機(jī)架式通信設(shè)備的上電復(fù)位和受控復(fù)位融合到一起，實(shí)現(xiàn)可靠、可控的復(fù)位。通信設(shè)備在上電工作之前，需要將設(shè)備中的CPU、邏輯芯片、編碼轉(zhuǎn)換芯片等器件復(fù)位置于初始化狀態(tài)。因此，在上電時(shí)設(shè)備是自動(dòng)產(chǎn)生上電復(fù)位，即通過(guò)上電啟動(dòng)接口檢測(cè)到系統(tǒng)上電啟動(dòng)后，立即發(fā)出復(fù)位信號(hào)從而實(shí)現(xiàn)上電復(fù)位。在設(shè)備工作過(guò)程中如果出現(xiàn)異常，也需要復(fù)位，這時(shí)可以通過(guò)主控卡CPU或本地板卡CPU發(fā)出復(fù)位指令，由所述第一模擬總線(xiàn)接口或第二模擬總線(xiàn)接口檢測(cè)接收到復(fù)位指令，根據(jù)復(fù)位指令進(jìn)行可控復(fù)位。
以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明保護(hù)的范圍之內(nèi)。
權(quán)利要求
1.一種復(fù)位控制裝置，其特征在于，包括復(fù)雜可編程邏輯器件CPLD，其通用輸入輸出 GPIO引腳連接到被復(fù)位器件的復(fù)位引腳上；該CPLD中包括復(fù)位指令檢測(cè)模塊，用于檢測(cè)接收復(fù)位指令；復(fù)位信號(hào)輸出控制模塊，用于根據(jù)檢測(cè)到的復(fù)位指令為驅(qū)動(dòng)，控制所述GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)，同時(shí)啟動(dòng)定時(shí)器，在定時(shí)器計(jì)時(shí)結(jié)束時(shí)控制所述GPIO引腳輸出對(duì)應(yīng)的非復(fù)位信號(hào)；定時(shí)器，用于根據(jù)設(shè)置的復(fù)位時(shí)長(zhǎng)進(jìn)行計(jì)時(shí)。
2.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述復(fù)位指令檢測(cè)模塊中包括第一模擬總線(xiàn)接口和/或第二模擬總線(xiàn)接口 ；所述第一模擬總線(xiàn)接口通過(guò)總線(xiàn)與該CPLD本地板卡的CPU連接，用于檢測(cè)接收本地板卡CPU發(fā)出的復(fù)位指令；所述第二模擬總線(xiàn)接口通過(guò)總線(xiàn)與機(jī)架式設(shè)備中主控板CPU連接，用于檢測(cè)接收主控板CPU發(fā)出的復(fù)位指令。
3.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述復(fù)位指令檢測(cè)模塊中包括上電啟動(dòng)接口，用于檢測(cè)CPLD的上電情況，在上電啟動(dòng)后根據(jù)要求自動(dòng)發(fā)送復(fù)位指令。
4.根據(jù)權(quán)利要求3所述的裝置，其特征在于，所述CPLD的各GPIO引腳與被復(fù)位器件的復(fù)位引腳之間進(jìn)一步串接一第一電阻。
5.根據(jù)權(quán)利要求3或4所述的裝置，其特征在于，所述被復(fù)位器件的復(fù)位引腳用一第二電阻接地。
6.一種復(fù)位控制方法，其特征在于，采用CPLD的GPIO向被復(fù)位器件的復(fù)位引腳輸出復(fù)位信號(hào)；復(fù)位信號(hào)的控制過(guò)程包括CPLD檢測(cè)接收復(fù)位指令；CPLD根據(jù)檢測(cè)到的復(fù)位指令為驅(qū)動(dòng)，控制自身的GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)，同時(shí)啟動(dòng)計(jì)時(shí)，在計(jì)時(shí)結(jié)束時(shí)控制所述GPIO引腳輸出對(duì)應(yīng)的非復(fù)位信號(hào)。
7.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述CPLD檢測(cè)接收復(fù)位指令的具體方法包括在CPLD內(nèi)模擬總線(xiàn)接口，通過(guò)總線(xiàn)與機(jī)架式設(shè)備中的主控板CPU通信，檢測(cè)接收主控板CPU發(fā)出的復(fù)位指令；所述復(fù)位指令中包括復(fù)位板卡號(hào)和復(fù)位時(shí)長(zhǎng)；所述CPLD檢測(cè)到該復(fù)位指令后，進(jìn)一步包括根據(jù)復(fù)位板卡號(hào)判斷是否為本地板卡，如果是則控制所有與被復(fù)位器件連接的GPIO 引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)，并按照所述復(fù)位時(shí)長(zhǎng)啟動(dòng)計(jì)時(shí)，否則不做處理；或者，所述復(fù)位指令中包括復(fù)位板卡號(hào)、被復(fù)位器件的標(biāo)記及其對(duì)應(yīng)的復(fù)位時(shí)長(zhǎng)；所述 CPLD檢測(cè)到該復(fù)位指令后，進(jìn)一步包括根據(jù)復(fù)位板卡號(hào)判斷是否為本地板卡，如果是則確定與該復(fù)位指令中所標(biāo)記的被復(fù)位器件連接的GPIO引腳，在該GPIO引腳輸出該復(fù)位器件對(duì)應(yīng)的復(fù)位信號(hào)，并按照所述復(fù)位時(shí)長(zhǎng)啟動(dòng)計(jì)時(shí)；否則不作處理。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于，該方法進(jìn)一步包括所述CPLD在收到復(fù)位指令后向主控板CPU發(fā)送復(fù)位通知信息；所述CPLD在計(jì)時(shí)結(jié)束后向主控板CPU發(fā)送復(fù)位完成信息。
9.根據(jù)權(quán)利要求6、7或8所述的方法，其特征在于，所述CPLD檢測(cè)接收復(fù)位指令的具體方法包括在CPLD內(nèi)模擬總線(xiàn)接口，通過(guò)總線(xiàn)與本地板卡CPU通信，檢測(cè)接收主控板CPU發(fā)出的復(fù)位指令；所述復(fù)位指令中包括被復(fù)位器件的標(biāo)記及其對(duì)應(yīng)的復(fù)位時(shí)長(zhǎng)，所述CPLD檢測(cè)到該復(fù)位指令后，具體包括確定與該復(fù)位指令中所標(biāo)記的被復(fù)位器件連接的GPIO引腳，在該 GPIO引腳輸出該復(fù)位器件對(duì)應(yīng)的復(fù)位信號(hào)，并按照所述復(fù)位時(shí)長(zhǎng)啟動(dòng)計(jì)時(shí)。
10.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述CPLD檢測(cè)接收復(fù)位指令的具體方法包括在上電啟動(dòng)后默認(rèn)檢測(cè)收到上電復(fù)位指令；所述CPLD檢測(cè)到該上電復(fù)位指令后，具體包括控制所有的與被復(fù)位器件連接的GPIO 引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)；或者，控制與指定的被復(fù)位器件連接的GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)；或者，按照復(fù)位順序控制與指定的被復(fù)位器件連接的GPIO引腳依次輸出對(duì)應(yīng)的復(fù)位信號(hào)。
全文摘要
本發(fā)明公開(kāi)了一種復(fù)位控制裝置和方法，包括復(fù)雜可編程邏輯器件(CPLD)，其通用輸入輸出(GPIO)引腳連接到被復(fù)位器件的復(fù)位引腳上；該CPLD中包括復(fù)位指令檢測(cè)模塊，用于檢測(cè)接收復(fù)位指令；復(fù)位信號(hào)輸出控制模塊，用于根據(jù)檢測(cè)到的復(fù)位指令為驅(qū)動(dòng)，控制所述GPIO引腳輸出對(duì)應(yīng)的復(fù)位信號(hào)，同時(shí)啟動(dòng)定時(shí)器，在定時(shí)器計(jì)時(shí)結(jié)束時(shí)控制所述GPIO引腳輸出對(duì)應(yīng)的非復(fù)位信號(hào)；定時(shí)器，用于根據(jù)設(shè)置的復(fù)位時(shí)長(zhǎng)進(jìn)行計(jì)時(shí)。利用本發(fā)明，可以較低的成本和資源消耗，實(shí)現(xiàn)可控性較高的復(fù)位操作。
文檔編號(hào)G06F1/24GK102508533SQ20111028153
公開(kāi)日2012年6月20日 申請(qǐng)日期2011年9月21日 優(yōu)先權(quán)日2011年9月21日
發(fā)明者崔路臣, 王宏兵, 王茂松 申請(qǐng)人:邁普通信技術(shù)股份有限公司