專利名稱：高速緩沖存儲(chǔ)器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
以下實(shí)施例涉及一種能夠抑制軟錯(cuò)誤的影響的高速緩沖存儲(chǔ)器。
背景技術(shù)：
利用近來(lái)的先進(jìn)半導(dǎo)體技術(shù)，半導(dǎo)體裝置具有用于寫(xiě)入等的精細(xì)結(jié)構(gòu)是大勢(shì)所趨。然而，當(dāng)半導(dǎo)體裝置的寫(xiě)入等的電路越精細(xì)時(shí)，從外部接收的α射線和宇宙射線(中子束)引發(fā)電路的操作錯(cuò)誤的可能性越高。對(duì)于存儲(chǔ)器，已經(jīng)生產(chǎn)出了具有大容量的小型存儲(chǔ)器單元。然而，由于電路的結(jié)構(gòu)是精細(xì)的，因此存在α射線和宇宙射線(中子束)引起所儲(chǔ)存的數(shù)據(jù)中的錯(cuò)誤的可能性。該錯(cuò)誤被稱為軟錯(cuò)誤。在主存儲(chǔ)器和高速緩沖存儲(chǔ)器二者中都可能引起軟錯(cuò)誤。用于高速緩沖存儲(chǔ)器的寫(xiě)系統(tǒng)可以是回寫(xiě)(write-back)系統(tǒng)和直寫(xiě)(write through)系統(tǒng)。已知的是，雖然回寫(xiě)系統(tǒng)的運(yùn)算速度性能較高，但是回寫(xiě)系統(tǒng)的控制更為復(fù)雜。然而，對(duì)于軟錯(cuò)誤，直寫(xiě)系統(tǒng)在軟錯(cuò)誤方面是值得推薦的，這是因?yàn)樵诨貙?xiě)系統(tǒng)中，存儲(chǔ)于高速緩沖存儲(chǔ)器中的數(shù)據(jù)內(nèi)容常常在過(guò)去長(zhǎng)時(shí)間之后才被回寫(xiě)到主存儲(chǔ)器中，并且作為存儲(chǔ)器內(nèi)容的數(shù)據(jù)可能被反轉(zhuǎn)，從而在數(shù)據(jù)被回寫(xiě)時(shí)引起顯著的軟錯(cuò)誤。另一方面，在直寫(xiě)系統(tǒng)中，數(shù)據(jù)被寫(xiě)入高速緩存中并且同時(shí)被寫(xiě)入主存儲(chǔ)器中，從而省卻了在過(guò)去長(zhǎng)時(shí)間之后讀內(nèi)容的操作，使得軟錯(cuò)誤率明顯更低。因此，直寫(xiě)系統(tǒng)被用作以高速緩沖存儲(chǔ)器的運(yùn)算速度性能為代價(jià)的高速緩沖存儲(chǔ)器系統(tǒng)是有效的。當(dāng)直寫(xiě)系統(tǒng)被用于高速緩沖存儲(chǔ)器時(shí)，據(jù)說(shuō)可以在高速緩沖存儲(chǔ)器和主存儲(chǔ)器之間維護(hù)相同的數(shù)據(jù)內(nèi)容。基于此，當(dāng)高速緩沖存儲(chǔ)器中發(fā)生錯(cuò)誤時(shí)，高速緩沖存儲(chǔ)器中的數(shù)據(jù)被丟棄，并且主存儲(chǔ)器中的與該高速緩沖存儲(chǔ)器中發(fā)生了錯(cuò)誤的地址相對(duì)應(yīng)的數(shù)據(jù)可以被讀出并傳送給CPU，并且高速緩沖存儲(chǔ)器中發(fā)生了錯(cuò)誤的數(shù)據(jù)內(nèi)容可以被重寫(xiě)，從而繼續(xù)正常操作。傳統(tǒng)技術(shù)包括校正作為緩沖存儲(chǔ)器中的臨時(shí)錯(cuò)誤的錯(cuò)誤，通過(guò)組合由α射線引起的軟錯(cuò)誤和源自硬件故障的錯(cuò)誤來(lái)防止超過(guò)可校正比特?cái)?shù)目的錯(cuò)誤，以及抑制軟錯(cuò)誤的累積?，F(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)1 日本早期專利公開(kāi)No. 58-1899專利文獻(xiàn)2 日本早期專利公開(kāi)No. 2-143352專利文獻(xiàn)3 日本早期專利公開(kāi)No. 63-27816
發(fā)明內(nèi)容
以下實(shí)施例提供了一種能夠更正確地抑制軟錯(cuò)誤的影響的高速緩沖存儲(chǔ)器系統(tǒng)。作為以下實(shí)施例的一個(gè)方面的高速緩沖存儲(chǔ)器系統(tǒng)包括高速緩沖存儲(chǔ)器，該高速緩沖存儲(chǔ)器用于存儲(chǔ)包含標(biāo)簽分區(qū)和數(shù)據(jù)分區(qū)的數(shù)據(jù)；錯(cuò)誤檢測(cè)單元，該錯(cuò)誤檢測(cè)單元用于檢測(cè)所述標(biāo)簽分區(qū)和所述數(shù)據(jù)分區(qū)中的錯(cuò)誤；以及控制單元，該控制單元用于在直寫(xiě)系統(tǒng)中操作所述高速緩沖存儲(chǔ)器，并且將如下兩個(gè)信號(hào)的邏輯乘積的結(jié)果的信號(hào)定義為將被傳送給CPU的高速緩存命中信息所述標(biāo)簽分區(qū)中的高速緩存命中信息中的指示存在高速緩存命中的信號(hào)和指示在所述錯(cuò)誤檢測(cè)單元的錯(cuò)誤檢測(cè)處理中沒(méi)有檢測(cè)到錯(cuò)誤的信號(hào)， 當(dāng)與存在高速緩存未命中的情況中一樣已經(jīng)發(fā)生錯(cuò)誤時(shí)，從主存儲(chǔ)器讀取與所述高速緩沖存儲(chǔ)器中的已經(jīng)發(fā)生錯(cuò)誤的數(shù)據(jù)相對(duì)應(yīng)的地址的數(shù)據(jù)，并且用讀取的數(shù)據(jù)替換所述高速緩沖存儲(chǔ)器中的導(dǎo)致該錯(cuò)誤的數(shù)據(jù)。 如下實(shí)施例提供了一種能夠更正確地抑制軟錯(cuò)誤的影響的高速緩沖存儲(chǔ)器系統(tǒng)。


圖1是用于說(shuō)明高速緩沖存儲(chǔ)器的操作的示圖(1)；
圖2A、圖2B和圖2C是用于說(shuō)明高速緩沖存儲(chǔ)器的操作的示圖3A是根據(jù)本實(shí)施例的高速緩沖存儲(chǔ)器系統(tǒng)的示圖3B圖示出了根據(jù)本實(shí)施例的高速緩沖存儲(chǔ)器系統(tǒng)的操作；
圖4A是根據(jù)本實(shí)施例的高速緩沖存儲(chǔ)器系統(tǒng)的示圖4B圖示出了根據(jù)本實(shí)施例的高速緩沖存儲(chǔ)器系統(tǒng)的操作；
圖5是2通道Q-way)集合關(guān)聯(lián)系統(tǒng)的配置；
圖6圖示出了用于執(zhí)行奇偶校驗(yàn)的電路；
圖7是作為錯(cuò)誤檢測(cè)電路的ECC電路的電路圖8A是應(yīng)用于圖3A的具有圖7中示出的ECC電路的配置；
圖8B是使用圖9中所示的電路的配置；
圖9圖示出了用于執(zhí)行奇偶校驗(yàn)的電路；
圖10是適用于執(zhí)行奇偶校驗(yàn)和ECC校正兩者的錯(cuò)誤檢測(cè)配置的說(shuō)明性示圖
圖11是根據(jù)本發(fā)明實(shí)施例的操作的詳細(xì)說(shuō)明性示圖(1)；
圖12是根據(jù)本發(fā)明實(shí)施例的操作的詳細(xì)說(shuō)明性示圖(2)；
圖13是根據(jù)本發(fā)明實(shí)施例的操作的詳細(xì)說(shuō)明性示圖(3)。
具體實(shí)施例方式在本實(shí)施例中，高速緩沖存儲(chǔ)器在直寫(xiě)系統(tǒng)中操作，并且，當(dāng)高速緩存未命中 (mishit)發(fā)生時(shí)所執(zhí)行的操作在高速緩沖存儲(chǔ)器中沒(méi)有相應(yīng)數(shù)據(jù)時(shí)或在雖然有數(shù)據(jù)但是發(fā)生錯(cuò)誤時(shí)被執(zhí)行。隨后，在高速緩沖存儲(chǔ)器中提供指示之前已經(jīng)發(fā)生軟錯(cuò)誤的比特。如果當(dāng)該比特指示“1”時(shí)再次發(fā)生錯(cuò)誤，則判定已經(jīng)發(fā)生硬件錯(cuò)誤，并且在CPU中生成中斷。 有關(guān)是否已經(jīng)發(fā)生硬件錯(cuò)誤的判斷是通過(guò)提供寄存器來(lái)進(jìn)行的，該寄存器在高速緩沖存儲(chǔ)器中發(fā)生錯(cuò)誤時(shí)被設(shè)置并且被以比發(fā)生軟錯(cuò)誤的頻率短足夠多的時(shí)間間隔重置。如果當(dāng)該寄存器被設(shè)置時(shí)高速緩沖存儲(chǔ)器中發(fā)生錯(cuò)誤，則判定已經(jīng)發(fā)生硬件錯(cuò)誤，并且在CPU中生成中斷。如上所述，當(dāng)高速緩沖存儲(chǔ)器中的數(shù)據(jù)中存在錯(cuò)誤時(shí)，與高速緩存未命中的情況中一樣，數(shù)據(jù)從主存儲(chǔ)器被讀取，并且新數(shù)據(jù)被重寫(xiě)入高速緩沖存儲(chǔ)器，從而抑制錯(cuò)誤的影響的傳播。圖1和圖2是高速緩沖存儲(chǔ)器的操作的說(shuō)明性示圖。通常，高速緩沖存儲(chǔ)器被分割成(具有大約16-64個(gè)字節(jié)的)行單元，并且每個(gè)行被指派一標(biāo)簽。標(biāo)簽的內(nèi)容包括指示該行對(duì)應(yīng)于主存儲(chǔ)器中的位置的狀態(tài)和地址信息。在直寫(xiě)系統(tǒng)中存在兩種狀態(tài)，“有效”和“無(wú)效”?！盁o(wú)效”指示重置，并且“有效”指示高速緩存中的正確數(shù)據(jù)。另一方面，在回寫(xiě)系統(tǒng)中，存在三種狀態(tài)，即，“無(wú)效”、“干凈”(高速緩存的內(nèi)容與主存儲(chǔ)器的內(nèi)容相同)、以及“不干凈”(高速緩存的內(nèi)容是正確的，并且主存儲(chǔ)器的內(nèi)容是過(guò)時(shí)且不可用的)。當(dāng)從CPU的數(shù)據(jù)寫(xiě)發(fā)生時(shí)，如果高速緩存中存在寫(xiě)地址的命中(hit)，則在該直寫(xiě)系統(tǒng)中，寫(xiě)數(shù)據(jù)被寫(xiě)入主存儲(chǔ)器并且同時(shí)被寫(xiě)入高速緩沖存儲(chǔ)器的數(shù)據(jù)分區(qū)。在高速緩存未命中的情況中，高速緩沖存儲(chǔ)器被忽略，并且數(shù)據(jù)只被寫(xiě)入主存儲(chǔ)器。在回寫(xiě)系統(tǒng)中，當(dāng)進(jìn)行寫(xiě)操作時(shí)，如果存在高速緩存命中，則數(shù)據(jù)只被寫(xiě)入高速緩存。顯然，不能在主存儲(chǔ)器和高速緩沖存儲(chǔ)器之間保持?jǐn)?shù)據(jù)一致性。此狀態(tài)被作為“不干凈狀態(tài)”儲(chǔ)存在標(biāo)簽中。在未命中的情況下，重填操作(從主存儲(chǔ)器讀取1行數(shù)據(jù))被執(zhí)行， 并且隨后讀取的數(shù)據(jù)被寫(xiě)入高速緩沖存儲(chǔ)器中(也是在此情況下，進(jìn)入不干凈狀態(tài))。圖1是從CPU寫(xiě)數(shù)據(jù)和讀數(shù)據(jù)的框圖的配置。使能信號(hào)、讀/寫(xiě)信號(hào)、以及指示讀 /寫(xiě)地址的地址信號(hào)被從CPU 10輸入到高速緩存控制器IlB和高速緩沖存儲(chǔ)器11A。高速緩沖存儲(chǔ)器IlA確認(rèn)其中是否存儲(chǔ)有對(duì)應(yīng)于C-地址信號(hào)所指示的地址的數(shù)據(jù)。如果存在該數(shù)據(jù)，則高速緩存-命中信號(hào)被設(shè)置為“ 1 ”。如果不存在該數(shù)據(jù)，則高速緩存-命中信號(hào)被設(shè)置為“0”，用于輸出給高速緩存控制器11B。如果存在高速緩存命中，則高速緩沖存儲(chǔ)器IlA以讀/寫(xiě)信號(hào)在指定地址處寫(xiě)或讀數(shù)據(jù)。高速緩存控制器IlB在回寫(xiě)系統(tǒng)中的未命中的情況下要求重填操作。然而，在此情況下，高速緩存控制器IlB向存儲(chǔ)器控制器12發(fā)布用于從主存儲(chǔ)器讀取該高速緩存中的1行數(shù)據(jù)的指令。存儲(chǔ)器控制器12是用于控制對(duì)主存儲(chǔ)器13的存取的電路。來(lái)自CPU 10的使能信號(hào)、讀/寫(xiě)信號(hào)、和地址信號(hào)通過(guò)存儲(chǔ)器控制器12被輸入到主存儲(chǔ)器13。如果在數(shù)據(jù)讀期間高速緩沖存儲(chǔ)器IlA中存在未命中，則高速緩存控制器IlB 向存儲(chǔ)器控制器12發(fā)布用于讀取指定地址處的數(shù)據(jù)的讀指令。讀取的數(shù)據(jù)被存儲(chǔ)在高速緩沖存儲(chǔ)器IlA中。當(dāng)數(shù)據(jù)在直寫(xiě)系統(tǒng)中被寫(xiě)入時(shí)，如果存在未命中，則數(shù)據(jù)只被寫(xiě)入主存儲(chǔ)器13，而不被寫(xiě)入高速緩沖存儲(chǔ)器IlA0如果存在命中，則數(shù)據(jù)被寫(xiě)入高速緩沖存儲(chǔ)器IlA和主存儲(chǔ)器13 二者中。圖2A、圖2B和圖2C圖示出了用于說(shuō)明回寫(xiě)系統(tǒng)和直寫(xiě)系統(tǒng)中的操作的信號(hào)。每個(gè)信號(hào)前面的字符“C”指示去往高速緩沖存儲(chǔ)器的信號(hào)，并且每個(gè)信號(hào)前面的字符“M”指示去往主存儲(chǔ)器的信號(hào)。圖2A圖示出了回寫(xiě)系統(tǒng)中的當(dāng)高速緩沖存儲(chǔ)器中存在命中時(shí)的寫(xiě)操作的信號(hào)。 當(dāng)?shù)刂沸盘?hào)被施加于通信控制信息并且同時(shí)C-使能信號(hào)被輸入時(shí)，高速緩存中的標(biāo)簽被讀取。如果該標(biāo)簽的數(shù)據(jù)與地址的高階部分匹配，則指示在高速緩沖存儲(chǔ)器中存在命中的命中信號(hào)被設(shè)置為“1”。當(dāng)高速緩存中存在命中時(shí)，在寫(xiě)信號(hào)C-讀/寫(xiě)被設(shè)置為低的情況下，來(lái)自CPU的C-數(shù)據(jù)(寫(xiě))被寫(xiě)入高速緩存中的相應(yīng)地址處的一個(gè)工作區(qū)。另外，雖然沒(méi)有在圖2中示出，但是高速緩存控制器IlB的標(biāo)簽的狀態(tài)是“不干凈”。圖2B是指示回寫(xiě)系統(tǒng)中的當(dāng)高速緩沖存儲(chǔ)器中存在未命中時(shí)所執(zhí)行的操作的信號(hào)的示圖。雖然C-使能信號(hào)被使能，但是高速緩沖存儲(chǔ)器中存在未命中，因此，命中信號(hào)仍然為“0”。如果存在未命中，則高速緩存控制器向存儲(chǔ)器控制器發(fā)布用于利用由地址信號(hào) (圖2中未示出)指示的地址來(lái)從主存儲(chǔ)器讀一行數(shù)據(jù)的指令。在此情況下，如果數(shù)據(jù)已經(jīng)被存儲(chǔ)在對(duì)應(yīng)的緩存行中，并且標(biāo)簽的狀態(tài)是不干凈，則數(shù)據(jù)將被回寫(xiě)至相應(yīng)的主存儲(chǔ)器。 然而，因?yàn)檫@與本發(fā)明沒(méi)有什么關(guān)系，因此，在圖2中并沒(méi)有示出。從主存儲(chǔ)器讀出的數(shù)據(jù)被寫(xiě)入相應(yīng)的高速緩沖存儲(chǔ)器。寫(xiě)指令被再次利用相同的地址發(fā)送給高速緩存，并且高速緩沖存儲(chǔ)器存儲(chǔ)此來(lái)自CPU的數(shù)據(jù)。圖2C圖示出了用于說(shuō)明直寫(xiě)系統(tǒng)中的操作的信號(hào)。首先，C-使能信號(hào)被使能。 C-讀/寫(xiě)信號(hào)指定寫(xiě)操作，并且地址信號(hào)被輸出。由地址信號(hào)指定的地指處的標(biāo)簽分區(qū)被讀取，并且如果存在命中，則數(shù)據(jù)被寫(xiě)入高速緩沖存儲(chǔ)器，并且隨后相同的數(shù)據(jù)被寫(xiě)入主存儲(chǔ)器。如果高速緩沖存儲(chǔ)器中存在未命中，則在高速緩沖存儲(chǔ)器中不執(zhí)行操作，但是數(shù)據(jù)只被寫(xiě)入主存儲(chǔ)器。如果高速緩沖存儲(chǔ)器中存在數(shù)據(jù)，則相應(yīng)數(shù)據(jù)的內(nèi)容是指高速緩沖存儲(chǔ)器和主存儲(chǔ)器之間的相同內(nèi)容。圖3A圖示出了根據(jù)本實(shí)施例的高速緩沖存儲(chǔ)器系統(tǒng)。在本實(shí)施例中，如圖3A中所示，在高速緩存控制器中取出來(lái)自CPU的地址，并且使用該地址的一部分從高速緩沖存儲(chǔ)器11讀取標(biāo)簽分區(qū)。如果標(biāo)簽的狀態(tài)是無(wú)效，則比較器和兩個(gè)奇偶校驗(yàn)電路被禁用，并且輸出是“0”。如果狀態(tài)是有效，則來(lái)自CPU的高階地址和內(nèi)容被相互比較。如果它們匹配，則其是指命中。奇偶校驗(yàn)是針對(duì)從數(shù)據(jù)分區(qū)和標(biāo)簽分區(qū)讀取的內(nèi)容執(zhí)行的。如果不存在錯(cuò)誤，則判定內(nèi)容是有效的，并且被發(fā)送給CPU。如果標(biāo)簽分區(qū)中的數(shù)據(jù)不匹配，或者如果奇偶校驗(yàn)錯(cuò)誤發(fā)生(參考圖3B)，則數(shù)據(jù)是無(wú)效的。S卩，如果發(fā)生奇偶校驗(yàn)錯(cuò)誤，則與正常的未命中情況一樣，數(shù)據(jù)被從主存儲(chǔ)器讀取，數(shù)據(jù)被發(fā)送給 CPU并且讀取的數(shù)據(jù)還被寫(xiě)入高速緩存的數(shù)據(jù)分區(qū)，并且標(biāo)簽分區(qū)的內(nèi)容被重寫(xiě)入新地址。 如果標(biāo)簽由于奇偶校驗(yàn)錯(cuò)誤被重寫(xiě)，則“1”被寫(xiě)入相同行中的SE比特(稍后描述)。當(dāng)數(shù)據(jù)從CPU被寫(xiě)入包括該高速緩存的存儲(chǔ)器時(shí)，雖然標(biāo)簽的狀態(tài)是有效并且標(biāo)簽分區(qū)的內(nèi)容與相應(yīng)地址匹配，但是如果高速緩存中發(fā)生奇偶校驗(yàn)錯(cuò)誤，則仍然判定已經(jīng)發(fā)生未命中。因此，來(lái)自CPU的數(shù)據(jù)只被寫(xiě)入主存儲(chǔ)器，并且標(biāo)簽的狀態(tài)被改變?yōu)闊o(wú)效。如果不存在奇偶校驗(yàn)錯(cuò)誤，則由奇偶校驗(yàn)生成電路PG(65)為來(lái)自CPU的數(shù)據(jù)生成奇偶校驗(yàn)比特，并且來(lái)自 CPU的數(shù)據(jù)和該奇偶校驗(yàn)比特一起被寫(xiě)入高速緩存的數(shù)據(jù)分區(qū)。由于在該情況中使用直寫(xiě)系統(tǒng)，所以數(shù)據(jù)也被寫(xiě)入主存儲(chǔ)器。當(dāng)CPU從存儲(chǔ)器讀數(shù)據(jù)時(shí)，如果發(fā)生高速緩存未命中或奇偶校驗(yàn)錯(cuò)誤(圖:3B)，則數(shù)據(jù)從主存儲(chǔ)器的相應(yīng)地址處被讀取，并且奇偶校驗(yàn)生成電路為內(nèi)容生成奇偶校驗(yàn)比特，并且將其與從主存儲(chǔ)器讀取的內(nèi)容一起寫(xiě)入高速緩存的數(shù)據(jù)分區(qū)。奇偶校驗(yàn)生成電路PG(66)為標(biāo)簽分區(qū)的相應(yīng)地址的一部分生成奇偶校驗(yàn)比特，從而將其寫(xiě)入高速緩存的標(biāo)簽分區(qū)。作為比較器20的輸出的命中信號(hào)和通過(guò)對(duì)作為標(biāo)簽奇偶校驗(yàn)單元21和奇偶校驗(yàn)輸出單元22的奇偶校驗(yàn)結(jié)果的信號(hào)進(jìn)行邏輯反轉(zhuǎn)獲得的信號(hào)被輸入到邏輯乘算電路23。因此，如果存在高速緩存命中，并且在兩個(gè)奇偶校驗(yàn)中都沒(méi)有檢測(cè)到錯(cuò)誤，則邏輯乘算電路 23的輸出是“1”(有效)。如果存在高速緩存命中和奇偶校驗(yàn)錯(cuò)誤，則該輸出為“0”(無(wú)效)。僅當(dāng)邏輯乘算電路23的輸出有效時(shí)，數(shù)據(jù)輸出單元沈輸出來(lái)自高速緩沖存儲(chǔ)器11 的數(shù)據(jù)分區(qū)的數(shù)據(jù)。作為標(biāo)簽奇偶校驗(yàn)單元21的奇偶校驗(yàn)結(jié)果的信號(hào)和作為奇偶校驗(yàn)輸出單元22的奇偶校驗(yàn)結(jié)果的信號(hào)被輸入邏輯加算電路24。邏輯加算電路M的輸出被輸入邏輯乘算電路25。SE比特(稍后描述)的值也被輸入邏輯乘算電路25。因此，如果在兩個(gè)奇偶校驗(yàn)結(jié)果中的至少一個(gè)結(jié)果中存在錯(cuò)誤并且SE比特(稍后描述)為“1”，則用于在CPU 中生成中斷的中斷信號(hào)被生成。因此，高速緩存的質(zhì)量可以通過(guò)增加非常簡(jiǎn)單的電路而不必增加軟件就得到改進(jìn)(增加用于輸出發(fā)生錯(cuò)誤的時(shí)間的電路作為高速緩存未命中)。艮口， 當(dāng)奇偶校驗(yàn)錯(cuò)誤發(fā)生時(shí)，與發(fā)生高速緩存未命中時(shí)一樣，可以通過(guò)如下方式去除錯(cuò)誤從主存儲(chǔ)器讀取相應(yīng)地址的數(shù)據(jù)，在高速緩存中覆寫(xiě)數(shù)據(jù)，并且更新標(biāo)簽的內(nèi)容。此外，為了提供用于確定奇偶校驗(yàn)錯(cuò)誤是硬件錯(cuò)誤還是軟錯(cuò)誤的確定電路，例如，在高速緩沖存儲(chǔ)器11 的條目中增加一個(gè)比特(作為軟錯(cuò)誤比特的SE比特)。當(dāng)奇偶校驗(yàn)錯(cuò)誤發(fā)生時(shí)，該比特被設(shè)置為“1”。當(dāng)相同地址處的數(shù)據(jù)被讀取，并且SE比特為“1”時(shí)，如果發(fā)生奇偶校驗(yàn)錯(cuò)誤， 則判定該錯(cuò)誤是硬件錯(cuò)誤(基于如下事實(shí)由于軟錯(cuò)誤在隨機(jī)的點(diǎn)處發(fā)生，因此很少在相同地址發(fā)生軟錯(cuò)誤)。圖4A(在圖4A中，圖3A中圖示的相同組件被指派相同的標(biāo)號(hào)并且其詳細(xì)說(shuō)明被省略)是這樣的一個(gè)示例，其中，確定錯(cuò)誤是硬件錯(cuò)誤還是軟錯(cuò)誤的系統(tǒng)(這是圖3A中圖示的SE比特的用途)被實(shí)現(xiàn)在另一系統(tǒng)中。當(dāng)發(fā)生奇偶校驗(yàn)錯(cuò)誤一次時(shí)，JK-FF被設(shè)置為 “1”。當(dāng)該值被設(shè)置為“0”時(shí)，減法計(jì)數(shù)器激活用于重置JK-FF的信號(hào)(=0)，并且同時(shí)設(shè)置其自身的值的重置值。如果在JK-FF被設(shè)置為“ 1 ”的情況下發(fā)生奇偶校驗(yàn)錯(cuò)誤，則JK-FF 的輸出和P-錯(cuò)誤信號(hào)二者都被設(shè)置為“1”，并且邏輯乘算電路獲取這些值的邏輯乘積，從而激活中斷信號(hào)。即，如果在減法計(jì)數(shù)器生成“=0”的時(shí)段中奇偶校驗(yàn)錯(cuò)誤發(fā)生兩次，則中斷信號(hào)進(jìn)行操作以確定硬件錯(cuò)誤(還是基于這樣的確定軟錯(cuò)誤很少頻繁發(fā)生并且軟錯(cuò)誤連續(xù)發(fā)生的可能性很低)。減法計(jì)數(shù)器指示0所用的時(shí)間是發(fā)生軟錯(cuò)誤的時(shí)間間隔的約 1/10。例如，當(dāng)軟錯(cuò)誤一年發(fā)生一次時(shí)，上述時(shí)間間隔被設(shè)置為約一個(gè)月。因此，當(dāng)奇偶校驗(yàn)錯(cuò)誤在一個(gè)月里發(fā)生兩次或更多次時(shí)，判定該錯(cuò)誤是硬件錯(cuò)誤。圖4B是圖4A中由虛線包圍的部分的時(shí)序圖。當(dāng)在JK-FF被設(shè)置為“1”的情況下高速緩沖存儲(chǔ)器的標(biāo)簽分區(qū)的數(shù)據(jù)分區(qū)中發(fā)生奇偶校驗(yàn)錯(cuò)誤(P-錯(cuò)誤)時(shí)，在P-錯(cuò)誤的下降沿處，JK-FF的內(nèi)容被設(shè)置為“1”。減法計(jì)數(shù)器被設(shè)置為0，并且同時(shí)返回預(yù)置值。當(dāng)減法計(jì)數(shù)器的值是0( = 0指示高電平)時(shí)，JK-FF指示“0”。如果在JK-FF被設(shè)置為“1”的情況下再次發(fā)生奇偶校驗(yàn)錯(cuò)誤，即，如果在發(fā)生一次奇偶校驗(yàn)錯(cuò)誤之后發(fā)生另一奇偶校驗(yàn)錯(cuò)誤，則與JK-FF的輸出的邏輯乘積激活中斷信號(hào)。當(dāng)在確定錯(cuò)誤是軟錯(cuò)誤還是硬件錯(cuò)誤時(shí)通過(guò)使用中斷信號(hào)判定已經(jīng)發(fā)生軟錯(cuò)誤時(shí)，即，當(dāng)不存在中斷信號(hào)時(shí)，數(shù)據(jù)從主存儲(chǔ)器被讀取以將數(shù)據(jù)寫(xiě)入高速緩沖存儲(chǔ)器。如果中斷信號(hào)被激活，并且判定已經(jīng)發(fā)生了硬件錯(cuò)誤，則可以生成在CPU中生成中斷信號(hào)的事件，并且該過(guò)程可以被委托給CPU的程序。顯然，主存儲(chǔ)器中的數(shù)據(jù)可以被讀取并且該過(guò)程的執(zhí)行可以繼續(xù)，雖然判定已經(jīng)發(fā)生了硬件錯(cuò)誤。在圖3A中所示的示例中，高速緩沖存儲(chǔ)器在直接映射系統(tǒng)中操作。然而，其可以
8被應(yīng)用于集合關(guān)聯(lián)系統(tǒng)(set associative system)。圖5是當(dāng)使用兩通道關(guān)聯(lián)系統(tǒng)時(shí)的配置。在此示圖中，省略了標(biāo)簽的狀態(tài)比特。高速緩沖存儲(chǔ)器Ila配置有兩個(gè)通道。因此，兩個(gè)比較器20-1和20_2被提供用于將CPU地址的高階與標(biāo)簽分區(qū)相比較，并且生成命中信號(hào)。比較器20-1和20-2生成指示高速緩沖存儲(chǔ)器Ila中是否存在由CPU地址指定的數(shù)據(jù)的信號(hào)。此信號(hào)、來(lái)自用于檢測(cè)每個(gè)通道的標(biāo)簽分區(qū)中的錯(cuò)誤的標(biāo)簽奇偶校驗(yàn)單元21-1和21-2的奇偶校驗(yàn)結(jié)果、以及通過(guò)對(duì)用于檢測(cè)數(shù)據(jù)分區(qū)中的錯(cuò)誤的奇偶校驗(yàn)輸出單元22-1和22-2的奇偶校驗(yàn)結(jié)果進(jìn)行邏輯反轉(zhuǎn)獲得的信號(hào)被輸入邏輯乘算電路30-1和30-2。邏輯乘算電路30-1和30-2的輸出的邏輯和是由邏輯加算電路31獲得的并且被作為高速緩存命中信號(hào)輸出。因此，在包括與 CPU地址相對(duì)應(yīng)的數(shù)據(jù)的通道中，當(dāng)在標(biāo)簽分區(qū)或數(shù)據(jù)分區(qū)中沒(méi)有檢測(cè)到錯(cuò)誤時(shí)，生成高速緩存命中信號(hào)。在不僅相應(yīng)條目被存儲(chǔ)在高速緩沖存儲(chǔ)器Ila中而且沒(méi)有錯(cuò)誤發(fā)生時(shí)，通過(guò)定義高速緩存命中來(lái)指示允許CPU存取高速緩沖存儲(chǔ)器11a。因此，當(dāng)不僅沒(méi)有相應(yīng)條目被存儲(chǔ)在高速緩沖存儲(chǔ)器Ila中并且發(fā)生錯(cuò)誤時(shí)，與發(fā)生高速緩存未命中時(shí)一樣執(zhí)行操作。邏輯乘算電路30-1和30-2的輸出也被輸入到通道選擇單元32，以選擇其中“1” 被輸出的通道。此外，在此情況中，選擇這樣的通道，其中不僅相應(yīng)條目被存儲(chǔ)在高速緩沖存儲(chǔ)器Ila中并且不存在錯(cuò)誤。另外，來(lái)自標(biāo)簽奇偶校驗(yàn)單元21-1和21-2的校驗(yàn)結(jié)果以及通過(guò)對(duì)來(lái)自奇偶校驗(yàn)輸出單元21-1和22-2的校驗(yàn)結(jié)果的邏輯進(jìn)行反轉(zhuǎn)獲得的信號(hào)被輸入邏輯乘算電路33-1 和33-2以用于每個(gè)通道獲取邏輯乘積。通過(guò)對(duì)邏輯乘算電路33-1和33-2的輸出的邏輯進(jìn)行反轉(zhuǎn)獲得的信號(hào)被分別輸入邏輯乘算電路；34-1和34-2。各個(gè)通道的SE比特被輸入邏輯乘算電路34-1和34-2，并且針對(duì)每個(gè)通道的邏輯乘積被獲取。邏輯乘算電路34-1和 34-2的輸出被輸入邏輯加算電路35，邏輯和被獲得，并且結(jié)果被作為CPU中的中斷信號(hào)輸出。中斷信號(hào)是在如下情況時(shí)被生成的當(dāng)在這些通道的一個(gè)或多個(gè)通道中在標(biāo)簽分區(qū)和數(shù)據(jù)分區(qū)中的一者或兩者中檢測(cè)到錯(cuò)誤時(shí)并且當(dāng)存在其中SE比特是“1”的條目時(shí)發(fā)生硬件錯(cuò)誤。電路可以被如上所述地配置以用于N通道集合關(guān)聯(lián)系統(tǒng)中的高速緩沖存儲(chǔ)器。 即，針對(duì)每個(gè)通道提供用于將CPU地址的高階與標(biāo)簽分區(qū)相比較的比較器，以獲取該比較器的輸出與該通道的標(biāo)簽分區(qū)和數(shù)據(jù)分區(qū)的奇偶校驗(yàn)結(jié)果的邏輯反轉(zhuǎn)信號(hào)的邏輯乘積，并且該結(jié)果被定義為通道選擇信號(hào)。另外，通道選擇信號(hào)的邏輯和被定義為高速緩存命中信號(hào)。在這些通道的一個(gè)或多個(gè)通道中，當(dāng)標(biāo)簽分區(qū)和數(shù)據(jù)分區(qū)中的一者或二者中存在錯(cuò)誤并且SE比特指示“1”時(shí)，對(duì)于CPU的中斷信號(hào)被生成。圖6圖示出了用于執(zhí)行奇偶校驗(yàn)的電路。圖7是作為錯(cuò)誤檢測(cè)電路的ECC電路的示圖。用于圖6中示出的奇偶校驗(yàn)的電路可應(yīng)用于標(biāo)簽奇偶校驗(yàn)單元和奇偶校驗(yàn)輸出單元。在圖6中，字節(jié)奇偶校驗(yàn)被用于高速緩沖存儲(chǔ)器。字節(jié)奇偶校驗(yàn)是8奇偶校驗(yàn)比特的配置，假定一個(gè)奇偶校驗(yàn)比特被提供用于一個(gè)字節(jié)，即一個(gè)字由8字節(jié)構(gòu)成。利用該配置，針對(duì)1個(gè)字節(jié)執(zhí)行奇偶校驗(yàn)。多個(gè)奇偶校驗(yàn)在電路中被并行執(zhí)行，并且所有奇偶校驗(yàn)結(jié)果的邏輯和被用作整個(gè)數(shù)據(jù)的奇偶校驗(yàn)結(jié)果。通過(guò)讀取除奇偶校驗(yàn)比特之外的數(shù)據(jù)來(lái)使用由8字節(jié)組成的64比特的數(shù)據(jù)。利用圖6中示出的條件，這8個(gè)奇偶校驗(yàn)比特被用冗余的ECC比特替換，以增強(qiáng)質(zhì)量。圖7是當(dāng)8個(gè)ECC冗余比特被使用時(shí)的配置。通過(guò)讀取8個(gè)ECC冗余比特，一比特錯(cuò)誤被校正并被輸出。錯(cuò)誤信號(hào)被輸出以用于兩個(gè)或更多比特的錯(cuò)誤的不可校正的錯(cuò)誤。然而，在此系統(tǒng)中，在校驗(yàn)和校正ECC時(shí)需要過(guò)多的時(shí)間。當(dāng)軟錯(cuò)誤率高時(shí)，質(zhì)量被考慮，并且可以采用使用圖7中所示的ECC的更高可靠性的系統(tǒng)，盡管處理速度的性能低。圖8A是應(yīng)用于圖3A的具有圖7中所示出的附加ECC電路的配置。在圖8A中，也在圖3A中使用的相同組件被指派相同標(biāo)號(hào)，并且在此省略詳細(xì)說(shuō)明。ECC/奇偶校驗(yàn)選擇單元40可以設(shè)置錯(cuò)誤檢測(cè)系統(tǒng)是使用ECC還是奇偶校驗(yàn)來(lái)操作。在圖8A中，省略了對(duì)于高速緩沖存儲(chǔ)器的寫(xiě)單元。然而，如果ECC/奇偶校驗(yàn)選擇單元 40選定ECC系統(tǒng)，則與從CPU輸入的64比特?cái)?shù)據(jù)相對(duì)應(yīng)的數(shù)據(jù)被ECC比特生成電路(在附圖中未示出)生成并被寫(xiě)入圖7中所示的ECC比特。如果ECC/奇偶校驗(yàn)選擇單元40選定奇偶校驗(yàn)系統(tǒng)，則與從CPU輸入的64比特?cái)?shù)據(jù)的每個(gè)字節(jié)相對(duì)應(yīng)的奇偶校驗(yàn)數(shù)據(jù)被奇偶校驗(yàn)比特生成電路(在附圖中未示出)生成并被寫(xiě)入圖6中示出的ρ(奇偶校驗(yàn))比特。當(dāng) ECC系統(tǒng)被選定時(shí)，ECC/奇偶校驗(yàn)選擇單元40將圖7中所示的ECC電路41的不可校正的錯(cuò)誤信號(hào)輸入邏輯加算電路45。當(dāng)奇偶校驗(yàn)系統(tǒng)被選定時(shí)，具有圖6中所示的配置的奇偶校驗(yàn)輸出單元22的奇偶校驗(yàn)錯(cuò)誤信號(hào)被輸入邏輯加算電路45。邏輯加算電路45的輸出與高速緩沖存儲(chǔ)器的SE比特的邏輯乘積被單元46獲得，作為對(duì)于CPU的中斷信號(hào)。在圖8A中，高速緩沖存儲(chǔ)器11的數(shù)據(jù)分區(qū)的數(shù)據(jù)被輸入奇偶校驗(yàn)輸出單元22和 ECC電路41。來(lái)自該數(shù)據(jù)分區(qū)的數(shù)據(jù)和已被ECC電路41校正了錯(cuò)誤的數(shù)據(jù)被輸入復(fù)用器 42。復(fù)用器42根據(jù)ECC/奇偶校驗(yàn)選擇單元40的設(shè)置來(lái)向數(shù)據(jù)輸出單元沈輸出任意數(shù)據(jù)。奇偶校驗(yàn)輸出單元22的奇偶校驗(yàn)結(jié)果和ECC/奇偶校驗(yàn)選擇單元40的設(shè)置信號(hào)被輸入邏輯乘算電路43。ECC電路41的不可校正的錯(cuò)誤信號(hào)和ECC/奇偶校驗(yàn)選擇單元40的設(shè)置信號(hào)的邏輯反轉(zhuǎn)信號(hào)被輸入邏輯乘算電路44。ECC/奇偶校驗(yàn)選擇單元40的設(shè)置信號(hào)中的邏輯已經(jīng)被相互反轉(zhuǎn)的信號(hào)被輸入邏輯乘算電路43和44，從而選擇一個(gè)邏輯乘算電路的輸出。邏輯乘算電路43和44的輸出被輸入邏輯加算電路45。即，當(dāng)來(lái)自ECC/奇偶校驗(yàn)選擇單元40的輸出是“0”時(shí)，作為當(dāng)來(lái)自ECC/奇偶校驗(yàn)選擇單元40的輸出是“0”時(shí)的“0”的邏輯反轉(zhuǎn)的“1”被輸入邏輯乘算電路44的輸入端子，從而選擇邏輯乘算電路44。 另一方面，當(dāng)來(lái)自ECC/奇偶校驗(yàn)選擇單元40的輸出是“1”時(shí)，“1”被輸入邏輯乘算電路43 的輸入端子，從而選擇邏輯乘算電路43。標(biāo)簽奇偶校驗(yàn)單元21的輸出也被輸入邏輯加算電路45，邏輯和被獲得，并且結(jié)果作為中斷信號(hào)被輸出給CPU。因此，如果在奇偶校驗(yàn)中檢測(cè)到數(shù)據(jù)分區(qū)中的錯(cuò)誤，在ECC校驗(yàn)中檢測(cè)到不可校正的錯(cuò)誤，或者在標(biāo)簽中檢測(cè)到奇偶校驗(yàn)錯(cuò)誤，則雖然有關(guān)標(biāo)簽分區(qū)的信息與來(lái)自CPU的地址匹配，錯(cuò)誤信號(hào)仍然為低，并且邏輯乘積被單元47獲得。因此，沒(méi)有獲得命中并且高速緩存控制器執(zhí)行與未命中時(shí)一樣的處理。從單元45輸出的錯(cuò)誤與高速緩沖存儲(chǔ)器的SE比特的邏輯乘積(與參考圖3A中的實(shí)施例所描述的一樣)被單元46獲得，并且如果SE比特是1，則輸出也是1。因此，對(duì)于CPU 的中斷信號(hào)是有效的，從而執(zhí)行與硬件錯(cuò)誤時(shí)一樣的處理。在ECC處理中，考慮電路延遲是顯著的。依賴于軟錯(cuò)誤率的預(yù)測(cè)結(jié)果，將選擇在運(yùn)行速度方面具有較低性能但是具有較高可靠性的系統(tǒng)(ECC處理)。即，當(dāng)軟錯(cuò)誤率的預(yù)測(cè)結(jié)果高于制造者的預(yù)測(cè)時(shí)，復(fù)用器42被切換，從而使得來(lái)自ECC電路的已校正的數(shù)據(jù)可以被選定。當(dāng)軟錯(cuò)誤率的預(yù)測(cè)結(jié)果在制造者的預(yù)測(cè)范圍以內(nèi)時(shí)，數(shù)據(jù)被原樣輸出，并且奇偶校驗(yàn)結(jié)果將被輸出。圖9和圖10是可應(yīng)用于奇偶校驗(yàn)和ECC的錯(cuò)誤校驗(yàn)的配置的說(shuō)明性示圖。圖9是針對(duì)每個(gè)字節(jié)而添加至64比特?cái)?shù)據(jù)的1比特奇偶校驗(yàn)的配置并且是僅用于奇偶校驗(yàn)的配置。在圖10中，ECC比特被添加至圖9中的配置。在ECC中，采用最常用的SE⑶ED (1 比特錯(cuò)誤校正/2比特錯(cuò)誤檢測(cè))。使用添加的ECC比特，可以執(zhí)行錯(cuò)誤校正，并且可以同時(shí)執(zhí)行奇偶校驗(yàn)和ECC。圖8B是使用該電路的實(shí)施例。在此實(shí)施例中，在沒(méi)有發(fā)生正常的奇偶校驗(yàn)錯(cuò)誤的狀態(tài)中，復(fù)用器MPX原樣輸出來(lái)自高速緩存的數(shù)據(jù)。如果發(fā)生奇偶校驗(yàn)錯(cuò)誤， 則復(fù)用器MPX選擇來(lái)自ECC電路的輸出。當(dāng)發(fā)生2比特錯(cuò)誤，即不可校正的錯(cuò)誤時(shí)，其被定義為高速緩存未命中，并且本發(fā)明的上述實(shí)施例中執(zhí)行的處理被執(zhí)行。在此電路中，在不包括奇偶校驗(yàn)錯(cuò)誤的正常狀態(tài)下，執(zhí)行只利用奇偶校驗(yàn)的更高速的處理。當(dāng)發(fā)生奇偶校驗(yàn)錯(cuò)誤時(shí)，高可靠性的ECC是有效的，從而實(shí)現(xiàn)了高速的并且高可靠性的系統(tǒng)。圖11至圖13是根據(jù)本發(fā)明另一實(shí)施例的詳細(xì)操作的說(shuō)明性示圖。在本實(shí)施例中，高速緩沖存儲(chǔ)器配置被設(shè)計(jì)用于兩個(gè)通道。在圖11中，在圖5中也示出的相同組件被指派相同的標(biāo)號(hào)。在圖11中的實(shí)施例中，可以設(shè)置執(zhí)行高可靠性操作的模式或正常操作模式。模式的設(shè)置是針對(duì)通道選擇單元32做出的。模式設(shè)置值被寫(xiě)入寄存器52中，并且被輸入通道選擇單元32。CPU向地址譯碼器50輸出對(duì)于寄存器52的模式設(shè)置值的寫(xiě)地址。地址譯碼器 50對(duì)地址進(jìn)行譯碼，并且將其輸入邏輯乘算電路51。該地址是指寄存器52的地址，并且通過(guò)被譯碼而成為對(duì)于寄存器52的寫(xiě)使能信號(hào)。來(lái)自CPU的寫(xiě)信號(hào)也被輸入邏輯乘算電路 51。使能信號(hào)和寫(xiě)信號(hào)被輸入邏輯乘算電路51，并且邏輯乘積被獲得并被輸出。邏輯乘算電路51的輸出被輸入寄存器52，并且來(lái)自CPU的數(shù)據(jù)(模式設(shè)置值)被鎖存在寄存器52 中。在正常操作模式(模式0)中，來(lái)自CPU的地址的一部分讀取兩個(gè)通道的標(biāo)簽分區(qū)，并且從標(biāo)簽分區(qū)讀取的數(shù)據(jù)被與來(lái)自CPU的地址的高階部分相比較。如果任意標(biāo)簽分區(qū)中的值匹配，則其是指高速緩存命中，并且檢測(cè)到命中的那個(gè)通道的數(shù)據(jù)分區(qū)通過(guò)通道選擇單元32被讀至CPU。在正常操作模式中，不同的內(nèi)容被存儲(chǔ)于通道0和通道1中，并且被用于高速緩存中的更高比特速率。此外，在正常操作模式中，圖4A中所示的奇偶校驗(yàn)系統(tǒng)被使用，并且當(dāng)奇偶校驗(yàn)錯(cuò)誤發(fā)生時(shí)，其可以被作為未命中處理。在本實(shí)施例的高可靠性模式(模式1)中，相同的內(nèi)容被存儲(chǔ)于兩個(gè)通道中，以提供增強(qiáng)的質(zhì)量。當(dāng)不存在錯(cuò)誤時(shí)， 這兩個(gè)通道中的數(shù)據(jù)都被讀取。雖然在一個(gè)通道中發(fā)生奇偶校驗(yàn)錯(cuò)誤，但是CPU可以讀取沒(méi)有發(fā)生奇偶校驗(yàn)錯(cuò)誤的另一通道中的數(shù)據(jù)，從而通過(guò)避免奇偶校驗(yàn)錯(cuò)誤來(lái)增強(qiáng)質(zhì)量。因此，當(dāng)相同的內(nèi)容被存儲(chǔ)在兩個(gè)通道中時(shí)，高速緩沖存儲(chǔ)器中的通道的數(shù)目可以是2的倍數(shù)。在該方法中，兩個(gè)通道可以存儲(chǔ)作為一對(duì)的相同內(nèi)容的數(shù)據(jù)。用于存儲(chǔ)相同內(nèi)容的通道的數(shù)目不限于2，而可以是任意數(shù)目M。然而，高速緩沖存儲(chǔ)器的通道的總數(shù)是M的倍數(shù)。以下參考圖12來(lái)描述根據(jù)本實(shí)施例的操作。圖12是從高速緩沖存儲(chǔ)器讀取數(shù)據(jù)的操作的模式與信號(hào)值之間的關(guān)系的圖表。圖12中示出的圖表中的操作由通道選擇單元32執(zhí)行。操作1至6是指正常的兩通道集合關(guān)聯(lián)操作。操作1是指這兩個(gè)通道中的未命中，并且不能從高速緩存讀取任何數(shù)據(jù)。操作1是指從通道0的正常讀取(沒(méi)有奇偶校驗(yàn)錯(cuò)誤)。操作3是指通道0中的命中，但是因?yàn)橐呀?jīng)發(fā)生奇偶校驗(yàn)錯(cuò)誤，所以來(lái)自高速緩存的數(shù)據(jù)不能被傳送至CPU。操作4是指通道1中的命中，并且數(shù)據(jù)被正常地讀取(沒(méi)有奇偶校驗(yàn)錯(cuò)誤)。操作5是指通道1中的命中，但是因?yàn)橐呀?jīng)發(fā)生了奇偶校驗(yàn)錯(cuò)誤，所以來(lái)自高速緩存的數(shù)據(jù)不能被傳送至CPU。操作6是指兩個(gè)通道中的命中，但是因?yàn)檫@是在正常操作中永遠(yuǎn)不會(huì)發(fā)生的異常操作，所以其被作為錯(cuò)誤進(jìn)行處理。操作7至10是根據(jù)本實(shí)施例的操作，并且相同的內(nèi)容被讀取，這是因?yàn)樵诟咚倬彌_存儲(chǔ)器中的標(biāo)簽分區(qū)和數(shù)據(jù)分區(qū)中都不存在錯(cuò)誤。操作7是根據(jù)本實(shí)施例的模式中的操作。因?yàn)榇嬖谕ǖ?中的命中并且沒(méi)有奇偶校驗(yàn)錯(cuò)誤，所以通道0中的數(shù)據(jù)被傳送至CPU。 因?yàn)椴僮?是指兩個(gè)通道中的命中，但是在通道0中發(fā)生奇偶校驗(yàn)錯(cuò)誤并且在通道1中沒(méi)有檢測(cè)到奇偶校驗(yàn)錯(cuò)誤，所以通道1中的數(shù)據(jù)被傳送至CPU。因?yàn)椴僮?是指僅通道1中的命中并且沒(méi)有奇偶校驗(yàn)錯(cuò)誤，所以通道1中的數(shù)據(jù)被傳送至CPU。操作10是指兩個(gè)通道中的命中，但是在兩個(gè)通道的數(shù)據(jù)中都已經(jīng)發(fā)生了奇偶校驗(yàn)錯(cuò)誤。因此，高速緩存的內(nèi)容不被傳送至CPU。以下參考圖13中的圖表來(lái)描述根據(jù)本實(shí)施例的將數(shù)據(jù)寫(xiě)入高速緩存的操作。在正常操作模式(模式0)中，兩通道關(guān)聯(lián)高速緩存被操作。操作1至7是正常操作。操作1是指通道0中的命中，并且來(lái)自CPU的數(shù)據(jù)被寫(xiě)入通道0。操作2是指通道1中的命中并且來(lái)自CPU的數(shù)據(jù)被寫(xiě)入通道1中。操作3是指兩個(gè)通道中的未命中。然而，因?yàn)橥ǖ?中的內(nèi)容是無(wú)效的，所以來(lái)自CPU的數(shù)據(jù)被寫(xiě)入通道0。操作4是指兩個(gè)通道中的未命中。然而，因?yàn)橥ǖ?中的內(nèi)容是無(wú)效的，所以來(lái)自CPU的數(shù)據(jù)被寫(xiě)入通道1。操作5 是指兩個(gè)通道中的未命中，并且這兩個(gè)通道的內(nèi)容是有效的。因此，有必要將通道中的一個(gè)通道中的數(shù)據(jù)存儲(chǔ)在主存儲(chǔ)器中，并且數(shù)據(jù)將被寫(xiě)入相應(yīng)位置。一種確定要保存哪個(gè)通道的方法是公知的LRU(最近最少使用)系統(tǒng)，其在2通道系統(tǒng)中容易實(shí)現(xiàn)。S卩，標(biāo)簽分區(qū)中的一個(gè)比特被指派為L(zhǎng)RU比特，并且當(dāng)從CPU的存取是指命中時(shí)，如果在通道0中檢測(cè)到命中則LRU比特被設(shè)置為1，并且如果在通道1中檢測(cè)到命中則LRU比特被設(shè)置為0。因此， 不是最后命中通道中的信息被寫(xiě)入。通過(guò)采用該系統(tǒng)，數(shù)據(jù)被寫(xiě)入通道0，這是因?yàn)樵诓僮?5中，LRU是0。然而，在操作6中，LRU是1，并且數(shù)據(jù)被寫(xiě)入通道1。因?yàn)椴僮?是指兩個(gè)通道中的未命中和無(wú)效數(shù)據(jù)，所以數(shù)據(jù)被寫(xiě)入通道0。操作8至9是根據(jù)本實(shí)施例的(高可靠性)模式，并且數(shù)據(jù)在模式1中的寫(xiě)操作期間被寫(xiě)入兩個(gè)通道中，即，兩個(gè)通道中的內(nèi)容是相同的。然而，在操作9中，因?yàn)閮蓚€(gè)通道都有效，所以高速緩存的內(nèi)容被保存在主存儲(chǔ)器中，并且隨后數(shù)據(jù)被寫(xiě)入這兩個(gè)通道。因此，上述實(shí)施例可以提供一種能夠增強(qiáng)高速緩沖存儲(chǔ)器的操作質(zhì)量來(lái)作為對(duì)抗由α射線和宇宙射線(中子束)引起的軟錯(cuò)誤的措施的高速緩沖存儲(chǔ)器系統(tǒng)。
權(quán)利要求
1.一種高速緩沖存儲(chǔ)器系統(tǒng)，包括高速緩沖存儲(chǔ)器，所述高速緩沖存儲(chǔ)器用于存儲(chǔ)包含標(biāo)簽分區(qū)和數(shù)據(jù)分區(qū)的數(shù)據(jù)；錯(cuò)誤檢測(cè)單元，所述錯(cuò)誤檢測(cè)單元用于檢測(cè)所述標(biāo)簽分區(qū)和所述數(shù)據(jù)分區(qū)中的錯(cuò)誤；以及控制單元，所述控制單元在直寫(xiě)系統(tǒng)中操作所述高速緩沖存儲(chǔ)器，并且將如下兩個(gè)信號(hào)的邏輯乘積的結(jié)果的信號(hào)定義為將被傳送給CPU的高速緩存命中信息所述標(biāo)簽分區(qū)中的高速緩存命中信息中的指示存在高速緩存命中的信號(hào)和指示在所述錯(cuò)誤檢測(cè)單元的錯(cuò)誤檢測(cè)處理中沒(méi)有檢測(cè)到錯(cuò)誤的信號(hào)，其中當(dāng)與在存在高速緩存未命中的情況中一樣已經(jīng)發(fā)生錯(cuò)誤時(shí)，與所述高速緩沖存儲(chǔ)器中的已經(jīng)發(fā)生錯(cuò)誤的數(shù)據(jù)相對(duì)應(yīng)的地址的數(shù)據(jù)被從主存儲(chǔ)器讀取，并且所述高速緩沖存儲(chǔ)器中的導(dǎo)致該錯(cuò)誤的數(shù)據(jù)被用讀取的數(shù)據(jù)替換。
2.如權(quán)利要求1所述的系統(tǒng)，其中，所述高速緩沖存儲(chǔ)器包括軟錯(cuò)誤比特，當(dāng)每條數(shù)據(jù)中發(fā)生錯(cuò)誤時(shí)，所述軟錯(cuò)誤比特被設(shè)置為“1”；并且當(dāng)在所述錯(cuò)誤檢測(cè)單元中針對(duì)其中所述軟錯(cuò)誤比特被設(shè)置為“1”的數(shù)據(jù)檢測(cè)到錯(cuò)誤時(shí)，所述控制單元生成對(duì)于CPU的中斷信號(hào)。
3.如權(quán)利要求1所述的系統(tǒng)，還包括寄存器，所述寄存器在之前已經(jīng)發(fā)生錯(cuò)誤時(shí)被設(shè)置并且被周期性的重置，其中當(dāng)所述寄存器被設(shè)置并且所述錯(cuò)誤檢測(cè)單元檢測(cè)到錯(cuò)誤時(shí)，所述控制單元生成對(duì)于 CPU的中斷信號(hào)。
4.如權(quán)利要求1所述的系統(tǒng)，其中所述錯(cuò)誤檢測(cè)單元包括奇偶校驗(yàn)電路。
5.如權(quán)利要求1所述的系統(tǒng)，其中所述錯(cuò)誤檢測(cè)單元包括奇偶校驗(yàn)電路和ECC電路，并且在所述電路之間切換。
6.如權(quán)利要求1所述的系統(tǒng)，其中所述錯(cuò)誤檢測(cè)單元包括用于1比特錯(cuò)誤校正和2比特錯(cuò)誤檢測(cè)的ECC電路，并且在能夠檢測(cè)的2比特錯(cuò)誤已經(jīng)被檢測(cè)到時(shí)判定已經(jīng)發(fā)生錯(cuò)誤。
7.如權(quán)利要求1所述的系統(tǒng)，其中當(dāng)在寫(xiě)操作期間所述高速緩沖存儲(chǔ)器中發(fā)生錯(cuò)誤時(shí)，所述標(biāo)簽分區(qū)的狀態(tài)被置于無(wú)效狀態(tài)。
8.如權(quán)利要求1所述的系統(tǒng)，其中所述錯(cuò)誤檢測(cè)單元包括奇偶校驗(yàn)電路和ECC電路，并且同時(shí)操作這兩個(gè)電路。
9.如權(quán)利要求1所述的系統(tǒng)，其中所述高速緩沖存儲(chǔ)器采用2N通道集合關(guān)聯(lián)系統(tǒng)；并且所述控制單元執(zhí)行對(duì)將相同數(shù)據(jù)寫(xiě)入一對(duì)通道的控制并且在兩個(gè)通道中同時(shí)執(zhí)行數(shù)據(jù)讀取，并且如果在一個(gè)通道中發(fā)生錯(cuò)誤，則將另一個(gè)通道置于有效狀態(tài)以用于讀存取。
10.一種半導(dǎo)體裝置，包括根據(jù)權(quán)利要求1所述的系統(tǒng)。
11.一種控制高速緩沖存儲(chǔ)器系統(tǒng)的方法，所述高速緩沖存儲(chǔ)器系統(tǒng)具有高速緩沖存儲(chǔ)器，所述高速緩沖存儲(chǔ)器存儲(chǔ)包含標(biāo)簽分區(qū)和數(shù)據(jù)分區(qū)的數(shù)據(jù)，所述方法包括檢測(cè)所述標(biāo)簽分區(qū)和所述數(shù)據(jù)分區(qū)中的錯(cuò)誤；在直寫(xiě)系統(tǒng)中操作所述高速緩沖存儲(chǔ)器，并且將如下兩個(gè)信號(hào)的邏輯乘積的結(jié)果的信號(hào)定義為將被傳送給CPU的高速緩存命中信息所述標(biāo)簽分區(qū)中的高速緩存命中信息中的指示存在高速緩存命中的信號(hào)和指示在錯(cuò)誤檢測(cè)處理中沒(méi)有檢測(cè)到錯(cuò)誤的信號(hào)；以及當(dāng)與存在高速緩存未命中的情況中一樣已經(jīng)發(fā)生錯(cuò)誤時(shí)，從主存儲(chǔ)器讀取與所述高速緩沖存儲(chǔ)器中的已經(jīng)發(fā)生錯(cuò)誤的數(shù)據(jù)相對(duì)應(yīng)的地址的數(shù)據(jù)，并且用讀取的數(shù)據(jù)替換所述高速緩沖存儲(chǔ)器中的導(dǎo)致該錯(cuò)誤的數(shù)據(jù)。
全文摘要
本發(fā)明公開(kāi)了高速緩沖存儲(chǔ)器系統(tǒng)。高速緩沖存儲(chǔ)器在直寫(xiě)系統(tǒng)中操作，并且當(dāng)相應(yīng)數(shù)據(jù)未被存儲(chǔ)在高速緩沖存儲(chǔ)器中時(shí)，或者僅當(dāng)雖然存在該數(shù)據(jù)但是發(fā)生錯(cuò)誤時(shí)，當(dāng)發(fā)生高速緩存未命中時(shí)將要執(zhí)行的操作被執(zhí)行。隨后，指示之前已經(jīng)發(fā)生軟錯(cuò)誤的比特被設(shè)置在高速緩沖存儲(chǔ)器中，并且當(dāng)該比特指示“1”時(shí)，如果再次發(fā)生錯(cuò)誤，則判定已經(jīng)發(fā)生硬件錯(cuò)誤，并且在CPU中生成中斷。該比特將以比認(rèn)為發(fā)生軟錯(cuò)誤的頻率短足夠多的時(shí)間間隔被重置。
文檔編號(hào)G06F12/08GK102541756SQ20111030424
公開(kāi)日2012年7月4日 申請(qǐng)日期2011年9月29日 優(yōu)先權(quán)日2010年11月9日
發(fā)明者福田高利 申請(qǐng)人:富士通株式會(huì)社