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      一種fpga可編程互連線的延時分析方法

      文檔序號:6438560閱讀:565來源:國知局
      專利名稱:一種fpga可編程互連線的延時分析方法
      技術領域
      本發(fā)明屬于超大規(guī)模集成電路技術領域,尤其涉及一種FPGA可編程互連線延時分析的方法。
      背景技術
      自1984年問世以來,F(xiàn)PGA (現(xiàn)場可編程門陣列)已經(jīng)成為數(shù)字電路設計領域中的一種最普遍的模塊。FPGA主要由輸入/輸出模塊(I/O Block, Ι0Β)、可編程邏輯模塊(Configurable Logic Block, CLB可編禾呈互連資源(Programmable Interconnect Resource,PI)以及存儲器模塊等幾大部分所構成,用戶可以通過編程的方式將這些模塊連接成具有所需功能的數(shù)字系統(tǒng)。其中,可編程互連資源占據(jù)了 FPGA的多半的面積,互連線上的路徑延時直接制約著FPGA的時鐘頻率,影響著整個FPGA芯片的性能。因此,F(xiàn)PGA可編程互連線的延時數(shù)據(jù), 是評估整個FPGA性能的一個重要參數(shù)。

      發(fā)明內(nèi)容
      為了解決上述問題,本發(fā)明實施例的目的在于提供一種FPGA可編程互連線延時分析的方法。本發(fā)明實施例是這樣實現(xiàn)的,一種FPGA可編程互連線延時分析方法,所述方法包括以下步驟
      提取FPGA可編程互連線中的基本延時單元,并建立每種基本延時單元的等效RC模
      型;
      劃分FPGA中所包含的可編程基本互連單元,并分析各可編程基本互連單元所包括的基本延時單元以及各基本延時單元的連接關系;
      分析FPGA芯片中各可編程基本互連單元的連接關系;
      根據(jù)所選取的路徑,分析該路徑所包括的可編程基本互連單元,根據(jù)可編程基本互連單元相互之間的連接關系、各可編程基本互連單元所包括的基本延時單元、各基本延時單元的連接關系以及基本延時單元所對應的RC模型的延時,計算該路徑的總延時。進一步地,所述基本延時單元包括多路選擇器、反相器以及連線。進一步地,F(xiàn)PGA可編程基本互連單元根據(jù)它所在的邏輯單元來劃分為CLB內(nèi)部的互連單元、IOB內(nèi)部的互連單元。進一步地,其特征在于,所述分析FPGA芯片中各可編程基本互連單元的連接關系的步驟具體為
      描述可編程互連線資源中,各基本互連單元中MUX的基本配置點、輸入輸出、功能配置信息、坐標信息、相互之間的連接關系。進一步地,連線的RC模型的建立方法包括按照基于版圖走線層次的互連線種類來劃分,每一層定義一種互連線模型;以LO作為線載模型的單位長度,構建單位長度的線載RC模型;軟件模型中單位的坐標距離與相應的版圖中連線的真實長度這兩者之間存在一個固定的折算比例,在計算線載延時的時候,基于此折算比例和軟件模型中所需要運算連線的虛擬長度,即可換算出所需要運算連線在物理版圖上的真實長度,從而依據(jù)相應的線載RC模型,來換算出該段連線相應的RC延時模型結(jié)構。在本發(fā)明的實施例中,將整個FPGA芯片的可編程互連線網(wǎng)絡構建成了一個RC延時網(wǎng)絡,并且在計算出所有路徑的延時后,將每條路徑的延時保存在該路徑終端的節(jié)點上, 這樣在計算路徑延時的時候,可以大大提高計算速度,降低了時序分析的復雜度。


      圖1是本發(fā)明實施例提供的FPGA可編程互連線延時分析的方法的流程圖; 圖2是本發(fā)明實施例提供的互連線延時路徑的示意圖3是本發(fā)明實施例提供的多路選擇器電路結(jié)構示意圖; 圖4是本發(fā)明實施例提供的MOS管的RC模型圖; 圖5是本發(fā)明實施例提供的反相器的RC模型圖; 圖6是本發(fā)明實施例提供的導線的RC模型圖。
      具體實施例方式為了使本發(fā)明的目的、技術方案及優(yōu)點更加清楚明白,以下結(jié)合附圖及實施例,對本發(fā)明進行進一步詳細說明。應當理解,此處所描述的具體實施例僅僅用以解釋本發(fā)明,并不用于限定本發(fā)明。根據(jù)FPGA可編程互連線資源的結(jié)構,對互連線進行合理有效的切割,同時定義合適的語法格式來描述分割后的FPGA可編程互連線的邏輯連接結(jié)構,構建出FPGA可編程互連線的層次式RC網(wǎng)絡模型,最后采用自行研發(fā)的配套時序分析軟件可以計算整個FPGA內(nèi)部任意一條路徑的延時。圖1示出了本發(fā)明實施例提供的FPGA可編程互連線延時分析的方法的流程,詳述如下
      在步驟SlOl中,提取FPGA可編程互連線中的基本延時單元,并建立每種基本延時單元的等效RC模型。在FPGA的互聯(lián)線資源中,基本延時單元可分為三種a、開關多路選擇器MUX,可通過配置點來控制選通某條路徑;b、反相器,可用來改變相位及增大下級驅(qū)動;C、連線,連接各個單元器件。對于開關多路選擇器MUX的延時模型,在FPGA的互連線資源中,開關多路選擇器 MUX是作為配置點控制的選通某條路徑的開關,如圖2所示。而開關多路選擇器MUX—般是由2級晶體管開關組成,如圖3所示晶體管(NM0S或PM0S)作為配置點選通的開關來控制互連線是否導通。所以,首先需要對單個的MOS管建立延時模型。(1)在晶體管的延時模型中,我們采用典型的Π型RC網(wǎng)絡建模,這種模型已經(jīng)被證明它具有很好效果。NMOS管的RC模型如圖4所示,R、C分別表示晶體管的導通時的電阻和電容。在此基礎上,我們可以用2級MOS管的延時模型來描述開關多路選擇器的延時模MUX型。不同的MOS管子尺寸,就有不同的模型,一個開關多路選擇器MUX里面又有2種尺寸的管子,所以可以得到許多種的開關多路選擇器MUX延時模型。為了便于使用,可以將各種不同開關多路選擇器MUX的延時模型以單元庫的形式放在一起,記載如下 MUX_NAME :mux_l resistancel Rl resistance2 R2 capacitancel Cl capacitance2 C2 格式中關鍵字和語法說明如下
      1 MUX_NAME關鍵字表示多路選擇器的名稱,這個可根據(jù)MUX中MOS管的尺寸來區(qū)分不同類型的MUX,其后mux_l表示一個MUX的名字,兩者中間由“”隔開。1 resistancel和resistance2表示這個MUX的第一級和第二級MOS管的等效 RC電阻,Rl和R2表示電阻值,兩者之間用空格隔開;capacitancel和capacitance2表示這個MUX的第一級和第二級MOS管的等效RC電容,Cl和C2表示電容值,兩者之間用空格隔開。這樣,在利用分析軟件來分析某條路徑延時的時候,在已知用到的MUX類型的情況下,就可以調(diào)用單元庫里面對應等效電路的電阻、電容的參數(shù)。(2)反相器的RC延時模型如圖5所示。為了便于使用,以軟件代碼描述如下 INV_NAME :inv_l
      resistance R
      capacitance C
      格式中關鍵字和語法說明如下
      1 INV_NAME關鍵字表示反相器的類型,可根據(jù)反相器中MOS管的尺寸來區(qū)分,inv_l 是實際的反相器的名字,兩者中間用“”隔開。1 resistance表示反相器的等效RC電阻,R表示電阻值;capacitance表示反相器的RC等效電容,C表示電容值。(3)導線的RC延時模型如圖6所示。在FPGA的互連資源中,導線用來連接各部分可配置開關資源和可編程邏輯模塊。 一般在小規(guī)模的電路中,導線的延時是可以忽略的,但是在高集成度的FPGA內(nèi)部,這部分延時是不能忽略的。因此,我們也可以采用單位長度(0. Ium)的RC模型來描述導線的延時。 簡單點的話,可以采用集總RC模型,但是研究結(jié)果表明,這種模型的精確度不高,因此我們采用改進的分布式RC模型T3型模型,如圖6所示。為了便于使用,以軟件代碼描述如下
      LINE_NAME :cs_line_l Resistance R capacitance C 格式中關鍵字和語法說明如下
      1 LINE_NAME關鍵字表示連線的類型,可根據(jù)實際版圖中不同種類的走線來劃分不同的連線模型,cS_line_l表示連線的名字,兩者中間用“”隔開。1 resistance表示連線的等效RC電阻,R表示電阻值;capacitance表示連線的RC等效電容,C表示電容值。在步驟S102 中,劃分FPGA中所包含的可編程基本互連單元,并分析各可編程基本互連單元所包括的基本延時單元以及各基本延時單元的連接關系。主要描述FPGA互連線資源中,各基本互連單元中MUX的基本配置點、輸入輸出、功能配置信息、坐標信息、相互之間的連接關系。由于FPGA內(nèi)部都是許多可重復性的單元,像CLB、IOB等,因此在對它們周邊的互連線塊建模的時候就可基于這些基本的單元。每類基本邏輯單元對應的互連線塊可以作為互連線的一個基本單元來描述,在描述這些互聯(lián)基本單元的時候,需要描述這些互連單元內(nèi)部MUX的輸入輸出、配置點對應的功能描述以及MUX的輸出通過那些反相器連接到下一級輸入端,我們可以定義類似的一些語法格式
      CELL INC_CLB
      Il描述一個8選1的選擇器的輸入輸出 MUX_1 (Al, A2, A3, A4, A5, A6, A7, A8 ——> Zl)
      Il對應配置點的功能描述
      if(cfg_l=8,bOOOOOOOl;cfg_2=4,bOOOl)Zl:=Alif(cfg_l=8,bOOOOOOlO;cfg_2=4,b0010)Zl:=A2if(cfg_l=8,bOOOOOlOO;cfg_2=4’ b0100)Zl:=A3if(cfg_l=8,b00001000;cfg_2=4,blOOO)Zl:=A4if(cfg_l=8,b00010000;cfg_2=4,bOOOl)Zl:=A5if(cfg_l=8,b00100000;cfg_2=4,b0010)Zl:=A6if(cfg_l=8,b01000000;cfg_2=4’ b0100)Zl:=A7if(cfg_l=8,blOOOOOOO;cfg_2=4,blOOO)Zl:=A8
      INV_1 INV_2 (Zl);
      格式中關鍵字和語法說明如下
      1 CELL關鍵字,指示互連線基本單元的名稱,INC_CLB就是單元的名字,兩者之間以空格隔開;
      1 MUX_1 (Al,A2,A3,A4,A5,A6,A7,A8 —> Zl)表示對一個 MUX 的種類及其輸入輸出的描述。MUX_1表示這個MUX的類型,它對應步驟SlOl中的一種MUX延時模型,Al到 A8表示MUX的輸入,中間用“,”隔開;Zl表示輸出,輸入與輸出之間用“一>”隔開。1 if (cfg_l=8,b00000001 ;cfg_2=4,b0001) Zl=Al ;表示各個配置點對應的輸入到輸出的功能描述。以if開頭,括號內(nèi)cfg_l的值表示MUX中第一級MOS管開關的值, cfg_2表示第二級MOS管開關的值,對應位的值為1表示開關導通,0表示開關關閉。1 INV_1 INV_2 (Zl);表示MUX的輸出Zl通過兩級反相器INV_1和INV_2輸出到下一級。這里反相器的級數(shù)可以是任意的,反相器INV_1和反相器INV_2對應步驟SlOl 中所說的反相器的延時模型。通過上面定義的一些語法格式的描述,我們可以知道在一個互連單元內(nèi)部一個輸入通過MUX的哪些配置點可以到達輸出以及輸出端的負載。
      在步驟S103中,分析FPGA芯片中各可編程基本互連單元的連接關系。在以上這些互連單元的基礎上,我們可以通過對這些單元的坐標標識、連線種類及其連接關系的描述來構建起整個FPGA芯片的互連線延時網(wǎng)絡。在步驟S104中,根據(jù)所選取的路徑,分析該路徑所包括的可編程基本互連單元, 根據(jù)可編程基本互連單元相互之間的連接關系、各可編程基本互連單元所包括的基本延時單元、各基本延時單元的連接關系以及基本延時單元所對應的RC模型的延時,計算該路徑的總延時。在布局布線后,就可以利用構建的互連線延時網(wǎng)絡來計算所有的路徑延時了。在選取路徑的時候,我們以較大尺寸的反相器作為兩條路徑的分開點,在計算反相器之前的路徑的延時的時候,就只需要把這個反相器當作它的負載就可以了 ;而在計算反相器之后的路徑的延時的時候,就需要把這個反相器當作它的前級驅(qū)動就行了。另外,在計算旁邊支路的影響的時候,只需考慮這條支路的有效電容即可。這樣,在所有分割出來的路徑中,都可以根據(jù)步驟SlOl中提取出來的基本延時單元的模型,來建立一個RC樹形延時網(wǎng)絡,然后通過Elmore延時方法來計算每條路徑的延時。在計算出所有路徑的延時后,將每條路徑的延時保存在該路徑終端的節(jié)點上,便于軟件在后續(xù)時序分析過程中對某一條或一些路徑進行快速的延遲分析計算。為了便于理解,我們針對Virtex- II系列的)(C2V1000芯片對其內(nèi)部的互連線RC 網(wǎng)絡延時建模過程進行詳細的說明,具體請參閱圖
      XC2V1000芯片內(nèi)部有8中MUX單元,4中反相器單元,6中連線單元種類,分別對這些單元提取他們對應的RC延時模型的RC參數(shù)。(一 )可編程互連線網(wǎng)絡的建模描述
      提取出)(C2V1000芯片內(nèi)部所有的互連線單元種類,有INC_CLB、INC_I0L、INC_I0B、 INC_BRAM、INC_MUL、INC_DMI等基本單元,對這些所有的互連線單元進行描述。然后,以坐標的形式,基于這些基本互連線單元來描述整個互聯(lián)線延時網(wǎng)絡。( 二)計算路徑延時
      根據(jù)布局布線后的結(jié)果,抽象出每條路徑的RC樹形網(wǎng)絡,就可以來計算任意一條路徑的延時。利用Elmore延時公式計算路徑的延時,將計算所得到的延時保存在路徑源端的節(jié)點上,便于后續(xù)時序分析使用。在時序分析的時候,可以把具體某條分析的路徑上各條路徑的延時加起來乘以一個比例系數(shù)K(一般取0. 69),就可以得到一個比較準確的路徑延時了。以下是本方法計算結(jié)果與SPICE仿真比較結(jié)果。
      權利要求
      1.一種FPGA可編程互連線延時分析方法,其特征在于,所述方法包括以下步驟提取FPGA可編程互連線中的基本延時單元,并建立每種基本延時單元的等效RC模型;劃分FPGA中所包含的可編程基本互連單元,并分析各可編程基本互連單元所包括的基本延時單元以及各基本延時單元的連接關系;分析FPGA芯片中各可編程基本互連單元的連接關系;根據(jù)所選取的路徑,分析該路徑所包括的可編程基本互連單元,根據(jù)可編程基本互連單元相互之間的連接關系、各可編程基本互連單元所包括的基本延時單元、各基本延時單元的連接關系以及基本延時單元所對應的RC模型的延時,計算該路徑的總延時。
      2.根據(jù)權利要求1所述的FPGA可編程互連線延時分析方法,其特征在于,所述基本延時單元包括多路選擇器、反相器以及連線。
      3.根據(jù)權利要求1所述的FPGA可編程互連線延時分析方法,其特征在于,F(xiàn)PGA可編程基本互連單元根據(jù)它所在的邏輯單元來劃分為CLB內(nèi)部的互連單元、IOB內(nèi)部的互連單元。
      4.根據(jù)權利要求1所述的FPGA可編程互連線延時分析方法,其特征在于,所述分析 FPGA芯片中各可編程基本互連單元的連接關系的步驟具體為描述可編程互連線資源中,各基本互連單元中MUX的基本配置點、輸入輸出、功能配置信息、坐標信息、相互之間的連接關系。
      5.根據(jù)權利要求2所述的FPGA可編程互連線延時分析方法,其特征在于,連線的RC模型的建立方法包括按照基于版圖走線層次的互連線種類來劃分,每一層定義一種互連線模型;以LO作為線載模型的單位長度,構建單位長度的線載RC模型;軟件模型中單位的坐標距離與相應的版圖中連線的真實長度這兩者之間存在一個固定的折算比例,在計算線載延時的時候,基于此折算比例和軟件模型中所需要運算連線的虛擬長度,即可換算出所需要運算連線在物理版圖上的真實長度,從而依據(jù)相應的線載RC模型,來換算出該段連線相應的RC延時模型結(jié)構。
      全文摘要
      本發(fā)明適用于超大規(guī)模集成電路技術領域,提供了一種FPGA可編程互連線延時分析的方法。在本發(fā)明的實施例中,將整個FPGA芯片的可編程互連線網(wǎng)絡構建成了一個RC延時網(wǎng)絡,并且在計算出所有路徑的延時后,將每條路徑的延時保存在該路徑終端的節(jié)點上,這樣在計算路徑延時的時候,可以大大提高計算速度,降低了時序分析的復雜度。
      文檔編號G06F13/40GK102495821SQ20111036340
      公開日2012年6月13日 申請日期2011年11月16日 優(yōu)先權日2011年11月16日
      發(fā)明者包朝偉, 唐峰峰 申請人:深圳市國微電子股份有限公司
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