專利名稱：一種具有數(shù)據(jù)處理功能的存儲器裝置的制作方法
技術(shù)領(lǐng)域：
一種具有數(shù)據(jù)處理功能的存儲器裝置
技術(shù)領(lǐng)域：
本實(shí)用新型涉及計(jì)算機(jī)技術(shù)領(lǐng)域，特別涉及一種存儲器裝置。背景技術(shù)：
存儲器或可作為獨(dú)立芯片，這些芯片包括存儲陣列和地址及命令編碼，數(shù)據(jù)傳輸及電源供給所需的外圍設(shè)備。這些獨(dú)立芯片的功能只限于數(shù)據(jù)存儲及檢索。到目前為止沒有數(shù)據(jù)處理功能。需儲存大量數(shù)據(jù)的邏輯芯片有時通過嵌入存儲器實(shí)現(xiàn)，即在同一硅片上集成存儲器陣列作為邏輯電路。這樣做在電流消耗及數(shù)據(jù)吞吐量方面占有優(yōu)勢，因?yàn)檫壿嬰娐放c存儲器之間的通信不必在芯片之間通過連線發(fā)送。所有邏輯單元內(nèi)的數(shù)據(jù)處理與存儲器陣列是分離的，這里存儲陣列的功能只限于數(shù)據(jù)存儲及檢索。邏輯芯片領(lǐng)域存在兩個主要概念為特定用途設(shè)計(jì)的ASIC(專用集成電路)，通過硬件電路實(shí)現(xiàn)大部分或所有功能；ASIC允許最快速的執(zhí)行同時具有最大的芯片集成度，但需要專門設(shè)計(jì)，僅能夠用于有限的領(lǐng)域，同時成本較高。FPGA(現(xiàn)場可編程門陣列)和其他類型的門陣列有時可替代ASIC。FPGA由小邏輯單元，運(yùn)算器、寄存器鏈、PLL (鎖相環(huán))，時鐘發(fā)生器等組成，因?yàn)楦叨瓤膳渲靡虼丝蓮V泛適用于不同的應(yīng)用中。配置通過編程查找表和使能多路復(fù)用器實(shí)現(xiàn)，配置數(shù)據(jù)將被存入FPGA自帶的存儲器/寄存器。與ASIC相比，F(xiàn)PGA 較慢，結(jié)構(gòu)簡單，同時其靈活性的增加是以速度和面積的降低為代價(jià)的。因FPGA是利用寄存器或存儲器編程的，其功能可多次重新編程，甚至當(dāng)芯片的一些部分處于運(yùn)行和激活狀態(tài)時，邏輯部分可以被重新編程。因此，對于需要實(shí)現(xiàn)的結(jié)果，可以進(jìn)行“定制的”配置。通過高效的并行執(zhí)行指令(因?yàn)橛布强膳渲玫模布筛鶕?jù)特殊用途進(jìn)行最優(yōu)配置；與固化的處理器相比，它能更好的解決問題)，如今的FPGA計(jì)算能力更強(qiáng)(達(dá)到甚至超過了最新一代的英特爾處理器)，但是它只有有限的存儲容量(寄存器和/或隨機(jī)存取存儲器組件)。對于需要處理大量數(shù)據(jù)的應(yīng)用時，F(xiàn)PGA可配備一個或多個與外部獨(dú)立的存儲設(shè)備相互鏈接的存儲接口。

實(shí)用新型內(nèi)容本實(shí)用新型提供一種具有數(shù)據(jù)處理功能的存儲器裝置，其能夠在存儲器陣列中進(jìn)行數(shù)據(jù)預(yù)處理，降低數(shù)據(jù)總線上的通信量，提高整個系統(tǒng)的計(jì)算效率。為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用如下技術(shù)方案一種具有數(shù)據(jù)處理功能的存儲器裝置，包括存儲陣列及邏輯單元；所述邏輯單元接收所述存儲陣列輸入的數(shù)據(jù)，進(jìn)行處理后再存入所述存儲陣列中。本實(shí)用新型更進(jìn)一步的改進(jìn)是所述存儲器裝置還包括一數(shù)據(jù)總線，所述數(shù)據(jù)總線通過連線電性連接所述存儲陣列，所述連線上設(shè)有控制連線導(dǎo)通或斷開的開關(guān)；所述邏輯單元通過數(shù)據(jù)線電性連接所述存儲陣列，所述數(shù)據(jù)線上設(shè)有控制數(shù)據(jù)線導(dǎo)通或斷開的開關(guān)。[0010]本實(shí)用新型更進(jìn)一步的改進(jìn)是所述存儲器裝置還包括若干次級靈敏放大器；所述次級靈敏放大器電性連接所述存儲陣列；所述邏輯單元通過數(shù)據(jù)線電性連接至少一個次級靈敏放大器和存儲陣列；所述數(shù)據(jù)總線通過連線電性連接對應(yīng)的次級靈敏放大器和存儲陣列；連線上的開關(guān)設(shè)置于數(shù)據(jù)總線與次級靈敏放大器之間；數(shù)據(jù)線上的開關(guān)設(shè)置于邏輯單元與次級靈敏放大器之間。本實(shí)用新型更進(jìn)一步的改進(jìn)是所述連線上的開關(guān)與所述數(shù)據(jù)線上的開關(guān)不同時閉合。本實(shí)用新型更進(jìn)一步的改進(jìn)是所述存儲器裝置還包括時序發(fā)生器，所述時序發(fā)生器用于控制所述連線上的開關(guān)和所述數(shù)據(jù)線上的開關(guān)的打開或閉合。本實(shí)用新型更進(jìn)一步的改進(jìn)是所述邏輯單元包括算術(shù)邏輯單元、內(nèi)部寄存器、控制單元、配置寄存器及數(shù)據(jù)接口 ；所述算術(shù)邏輯單元連接所述數(shù)據(jù)接口、配置寄存器、控制單元和內(nèi)部寄存器；所述控制單元連接所述內(nèi)部寄存器、配置寄存器和數(shù)據(jù)接口 ；所述配置寄存器連接所述內(nèi)部寄存器。本實(shí)用新型更進(jìn)一步的改進(jìn)是所述邏輯單元包括多個；所述數(shù)據(jù)接口包括連接對應(yīng)次級靈敏放大器的數(shù)據(jù)接口和連接相鄰邏輯單元的數(shù)據(jù)接口。本實(shí)用新型更進(jìn)一步的改進(jìn)是所述存儲裝置還包括行譯碼器和列譯碼器；所述存儲陣列包括若干存儲單元，所述存儲單元通過對應(yīng)的字線連接所述行譯碼器；所述存儲單元通過對應(yīng)的列選擇線連接所述列譯碼器；所述次級靈敏放大器連接對應(yīng)的存儲單元。本實(shí)用新型更進(jìn)一步的改進(jìn)是所述時序發(fā)生器連接所述列譯碼器和行譯碼器； 所述時序發(fā)生器輸出指令給行譯碼器，控制行譯碼器激活對應(yīng)的字線；所述時序發(fā)生器輸出指令給列譯碼器，控制列譯碼器激活對應(yīng)的列選擇線。本實(shí)用新型更進(jìn)一步的改進(jìn)是所述邏輯單元為功能固化的邏輯單元或可配置的邏輯單元。與現(xiàn)有技術(shù)相比，本實(shí)用新型具有以下優(yōu)點(diǎn)本實(shí)用新型一種具有數(shù)據(jù)處理功能的存儲器裝置，通過在存儲器中設(shè)置能夠?qū)Υ鎯﹃嚵休斎肫渲械臄?shù)據(jù)進(jìn)行預(yù)處理的邏輯單元，充分利用系統(tǒng)內(nèi)大量閑置的存儲單元，在存儲器內(nèi)部就可以進(jìn)行數(shù)據(jù)處理，減少微處理器或微控制器與存儲器之間的數(shù)據(jù)傳輸量，提高整個系統(tǒng)的計(jì)算效率；在次級靈敏放大器與數(shù)據(jù)總線以及次級靈敏放大器與邏輯單元之間設(shè)置開關(guān)，通過控制開關(guān)的打開與閉合可以實(shí)現(xiàn)存儲器的正常讀寫，或者實(shí)現(xiàn)邏輯單元的預(yù)處理數(shù)據(jù)功能；邏輯單元為功能固化和邏輯單元或可配置的邏輯單元，可以根據(jù)實(shí)際計(jì)算要求通過外部配置接口對邏輯單元進(jìn)行配置。

圖1是現(xiàn)有標(biāo)準(zhǔn)DRAM存儲器的結(jié)構(gòu)示意圖；圖2是本實(shí)用新型存儲器裝置的結(jié)構(gòu)示意圖；圖3是本實(shí)用新型存儲器裝置的一種優(yōu)選的邏輯單元的結(jié)構(gòu)示意圖；圖4是本實(shí)用新型存儲器裝置的結(jié)構(gòu)示意圖，其中時序發(fā)生器被顯示出。
具體實(shí)施方式[0023]
以下結(jié)合附圖對實(shí)用新型做進(jìn)一步詳細(xì)描述。請參閱圖1所示，現(xiàn)有的動態(tài)隨機(jī)存取存儲器(Dynamic Random Access Memory, DRAM)通常為存儲單元的二維陣列。通過激活字線WL(Word line)挑選存儲陣列的一部分， 即一頁。然后通過選擇列選擇線(Column-klect-LinhCSL)選定頁面的特定單元。被CSL 選定的單元由源自次級靈敏放大器(kcondary Sense-Amps, SSA)的數(shù)據(jù)線讀出或?qū)懭氪鎯﹃嚵小Ｃ總€存儲陣列都有自己的控制邏輯，控制WL及CSL的激活時間，從而控制從存儲陣列的讀出和寫入數(shù)據(jù)的流量及時間。請參閱圖2所示，為本實(shí)用新型一種具有數(shù)據(jù)處理功能的存儲器裝置的示意圖。 本實(shí)用新型緊挨存儲陣列的次級靈敏放大器，增加可配置的邏輯單元。該存儲器裝置的存儲陣列與數(shù)據(jù)線相連，因此可從次級靈敏放大器將數(shù)據(jù)傳至邏輯單元，邏輯單元處理后并傳回至存儲陣列。請參閱圖2所示，開關(guān)被插入在次級靈敏放大器和數(shù)據(jù)總線之間。一個額外的開關(guān)使能連接被加在次級靈敏放大器和邏輯單元之間。這些開關(guān)允許次級靈敏放大器連接到全局?jǐn)?shù)據(jù)線(即數(shù)據(jù)總線，對于正常的讀和寫)或連接到邏輯單元(對于數(shù)據(jù)處理)。數(shù)個次級靈敏放大器可能被連接到一個邏輯單元(例如四個次級靈敏放大器對應(yīng)一個邏輯單元)。對于具體的實(shí)現(xiàn)，數(shù)個可能是指從一個(一個次級靈敏放大器對應(yīng)一個邏輯單元)到所有的次級靈敏放大器(所有的次級靈敏放大器對應(yīng)一個邏輯單元)。邏輯單元可包含(但不限于)移位寄存器，寄存器、加法器、累加器、乘法器、更復(fù)雜的運(yùn)算器、移入及移出至鄰近邏輯單元的裝置、多路復(fù)用器、組合邏輯查找表等。來自存儲陣列的數(shù)據(jù)有兩種用途，即對邏輯單元進(jìn)行設(shè)置或作為將在這些邏輯單元中要被處理的數(shù)據(jù)。通過整個邏輯單元中的控制線可顯示這些模塊是處于設(shè)置狀態(tài)還是處于數(shù)據(jù)處理狀態(tài)。設(shè)置數(shù)據(jù)可用于(但不限于)轉(zhuǎn)換多路復(fù)用器，啟動/禁止寄存器、設(shè)置運(yùn)算器操作模式、配置組合邏輯，編程查找表等。本實(shí)用新型的另一個實(shí)施例中，邏輯單元為固化連接，沒有配置選項(xiàng)存在。其中一個運(yùn)算實(shí)例是，邏輯單元能夠設(shè)置從存儲陣列讀取的數(shù)據(jù)總數(shù)。在每次執(zhí)行從存儲陣列讀出數(shù)據(jù)(一般每次64位...256位)到次級靈敏放大器的過程中，這里，它將通過由系統(tǒng)時鐘計(jì)時的邏輯單元。邏輯單元將累積數(shù)據(jù)并把它們存儲在邏輯單元的寄存器中。隨后的寫入可通過靈敏放大器從邏輯單元將最終結(jié)果傳送至存儲陣列。與當(dāng)前市面上的商品存儲器相比，邏輯單元是存儲陣列中惟一增加的電路。根據(jù)具體要求，邏輯單元可以簡單，更緊湊，只包含固定功能。根據(jù)特定的需求，它們能夠非常復(fù)雜且高度可配置。本實(shí)用新型涉及所有可能的情況。如果邏輯單元可重新配置，可利用一個特殊接口編程或者在以上描述的特殊編程模式下，通過從次級靈敏放大器/數(shù)據(jù)線中拷貝數(shù)據(jù)，對其進(jìn)行編程。為了將新功能的地址編入存儲陣列，需要額外的控制電路及序列發(fā)生器功能。如上所述，標(biāo)準(zhǔn)存儲器通常包含存儲體模塊的單獨(dú)控制結(jié)構(gòu)，以確定激活，讀取和寫入命令的時間。這些控制結(jié)構(gòu)將通過序列發(fā)生器+指令/編碼/序列發(fā)生器存儲器+時鐘擴(kuò)展允許執(zhí)行附加指令。指令可能包括(但不限于/并非所有實(shí)施方案均要求執(zhí)行所有指令)-循環(huán)；[0037]-根據(jù)數(shù)據(jù)總線值的分支；-程序結(jié)束；-字線激活；-字線預(yù)充電；-從一個字線拷貝至另一個字線，初級靈敏放大器被字線共用(先激活一個字線， 然后激活另一個字線)；-讀?。?寫入；-配置邏輯單元所需的特殊讀?。?激活邏輯單元中的配置數(shù)據(jù)(激活拷貝數(shù)據(jù))；-邏輯單元的時鐘沒有接入到存儲陣列；-邏輯單元指令(例如，左移、右移等)。請參閱圖3所示，為本實(shí)用新型邏輯單元的一種結(jié)構(gòu)(該邏輯單元具有很多種結(jié)構(gòu)，本實(shí)用新型不做一一描述)；它包括一個算術(shù)邏輯單元(Arithmetic Logic Unit,ALU), 內(nèi)部寄存器、一個控制單元、配置寄存器以及接收和輸出數(shù)據(jù)接口。它能夠作為一個簡單的 CPU去工作。控制單元從時序發(fā)生器以及系統(tǒng)時鐘接收指令，連接ALU、內(nèi)部寄存器、配置寄存器及三個數(shù)據(jù)接口。每個時鐘對應(yīng)一個指令設(shè)置，這個指令設(shè)置被接收、譯碼、發(fā)送到其它的單元并被執(zhí)行。系統(tǒng)時鐘可以被控制單元控制。數(shù)據(jù)接口存在于次級靈敏放大器以及相鄰的邏輯單元中；包括接收單元(RCV)和發(fā)送驅(qū)動單元(DRV)?？刂茊卧刂七@些接口。它既能接收(鎖存)數(shù)據(jù)也能發(fā)送數(shù)據(jù)。 另外的觸發(fā)器也能被控制與時鐘同步接收或發(fā)送數(shù)據(jù)，或者延遲數(shù)據(jù)幾個周期。到鄰近邏輯單元的接口能夠?qū)崿F(xiàn)移位操作或允許ALU處理位數(shù)更寬的數(shù)據(jù)(例如ALU對于加法命令的編程，到次級靈敏放大器的接口是8位寬，此時，可以傳遞給下一個邏輯單元以實(shí)現(xiàn)16 位寬的數(shù)據(jù)操作)。額外的內(nèi)部寄存器能夠被用作存儲ALU操作、執(zhí)行多種運(yùn)算在發(fā)送數(shù)據(jù)給次級靈敏放大器和存儲陣列前執(zhí)行多種運(yùn)算的結(jié)果。ALU和內(nèi)部寄存器的相互作用可以被控制單元控制(這是與其他的CPU類似的，如一個命令A(yù)+B- > B,寄存器A與寄存器B相加，結(jié)果存儲在寄存器B中)。配置寄存器能夠被用作邏輯單元的前配置。數(shù)據(jù)存儲在這些配置寄存器中，通過邏輯單元被用來實(shí)現(xiàn)一定的功能。例如配置輸入輸出先入先出FIFO (first in first out) 模塊的深度和操作、配置連接臨近邏輯單元的接口操作、配置ALU等等。配置寄存器能夠通過分離的接口被編程(例如通過專用外部JTAG接口，把數(shù)據(jù)的轉(zhuǎn)移到邏輯單元)或者它們能夠從存儲整列中讀取(之前已有的解決方案)。對于后者，通過控制邏輯特殊的配置命令被執(zhí)行。數(shù)據(jù)被從次級靈敏放大器讀出和被ALU從接口轉(zhuǎn)移到配置寄存器。請參閱圖4所示，顯示了時序發(fā)生器的功能。時序發(fā)生器是基本的控制單元，它確保存儲陣列和邏輯單元能夠同步工作。為了有效地執(zhí)行編程和實(shí)現(xiàn)數(shù)據(jù)預(yù)處理，對于字線的選擇(命令加地址)，列線的選擇(命令加地址)它必須能夠發(fā)送命令給存儲陣列；和發(fā)送給開關(guān)決定是否從陣列中讀數(shù)據(jù)或?qū)憯?shù)據(jù)給陣列。更進(jìn)一步，從次級靈敏放大器到全局?jǐn)?shù)據(jù)線路徑上或到邏輯單元的開關(guān)必須能夠被控制。最后，命令必須能被發(fā)送給邏輯單元。如果邏輯單元被正確的配置和時序發(fā)生器編程被合適的寫入，一個復(fù)雜的操作被執(zhí)行是容易理解的。序發(fā)生器的存儲器中得到儲存時序發(fā)生器的譯碼命令，譯碼命令決定發(fā)送譯碼指令給存儲陣列、開關(guān)和邏輯單元。時序發(fā)生器的存儲器沒有顯示在圖片中。它是一個基本的分離的存儲器，它里面存儲有所有的時序發(fā)生器指令。它是一個新的模塊，在標(biāo)準(zhǔn)的DRAM中沒有出現(xiàn)和使用。它以壓縮的格式包含線性的操作指令(一個時鐘周期對應(yīng)一個指令)，但是它也包含循環(huán)操作(例如對于特定的存儲單元執(zhí)行特定的計(jì)算)。這將包含多個WL和CSL。在時序發(fā)生器的存儲器中，對于每一個例子，僅僅寫一次要求的指令，然后循環(huán)的通過每個WL和每個 CSL，執(zhí)行相同的代碼。序列發(fā)生器的存儲模塊可由存儲設(shè)備(閃存，靜態(tài)隨機(jī)存儲器)進(jìn)行固化編碼 (只讀存儲器)或編程。如果序列發(fā)生器存儲模塊可編程，可利用獨(dú)立于存儲器接口的額外接口編寫程序，或通過通用寄存器或標(biāo)準(zhǔn)存儲器寫入、讀取編程(例如使用擴(kuò)展的地址空間)。通過由上述某接口進(jìn)行寫入的寄存器，用戶可了解序列發(fā)生器狀態(tài)的和/或計(jì)算結(jié)果。采用上述接口在寄存器中設(shè)置特定狀態(tài)可開始運(yùn)行序列發(fā)生器或通過外部存儲器接口地址和/或數(shù)據(jù)總線的觸發(fā)運(yùn)行序列發(fā)生器(可以通過訪問不同存儲模塊的特定地址觸發(fā))。序列發(fā)生器存儲模塊的編程可與內(nèi)存訪問同時或獨(dú)立進(jìn)行。在實(shí)用新型中，設(shè)置于次級靈敏放大器與數(shù)據(jù)總線之間的開關(guān)和設(shè)置于次級靈敏放大器與邏輯單元之間的開關(guān)受時序發(fā)生器的控制，時序發(fā)生器產(chǎn)生的信號能夠控制設(shè)置于次級靈敏放大器與數(shù)據(jù)總線之間的開關(guān)和設(shè)置于次級靈敏放大器與邏輯單元之間的開關(guān)的打開或關(guān)閉，從而控制次級靈敏放大器連接數(shù)據(jù)總線或邏輯單元。時序發(fā)生器控制設(shè)置于次級靈敏放大器與邏輯單元之間的開關(guān)閉合實(shí)現(xiàn)次級靈敏放大器連接對應(yīng)的邏輯單元；時序發(fā)生器控制設(shè)置于次級靈敏放大器與邏輯單元之間的開關(guān)打開實(shí)現(xiàn)次級靈敏放大器與對應(yīng)的邏輯單元斷開。時序發(fā)生器控制設(shè)置于次級靈敏放大器與數(shù)據(jù)總線之間的開關(guān)閉合實(shí)現(xiàn)次級靈敏放大器連接數(shù)據(jù)總線；時序發(fā)生器控制設(shè)置于次級靈敏放大器與數(shù)據(jù)總線之間的開關(guān)打開實(shí)現(xiàn)次級靈敏放大器與數(shù)據(jù)總線斷開。時序發(fā)生器控制設(shè)置于次級靈敏放大器與數(shù)據(jù)總線之間的開關(guān)和設(shè)置于次級靈敏放大器與邏輯單元之間的開關(guān)，可以使本實(shí)用新型存儲器裝置實(shí)現(xiàn)正常讀寫，或邏輯進(jìn)
出ο正常讀數(shù)據(jù)被次級靈敏放大器放大，并被發(fā)送給數(shù)據(jù)總線；正常寫來自數(shù)據(jù)總線的數(shù)據(jù)通過次級靈敏放大器寫入存儲陣列。邏輯進(jìn)數(shù)據(jù)被次級靈敏放大器放大并被發(fā)送給邏輯單元；邏輯出來自邏輯單元的數(shù)據(jù)通過次級靈敏放大器寫入存儲陣列。本實(shí)用新型序列發(fā)生器與臨近/連接至次級讀出放大器的可設(shè)置邏輯單元的結(jié)合，使我們能在存儲體中直接進(jìn)行位數(shù)更寬的計(jì)算。本實(shí)用新型一種存儲器裝置適用于所有類型的存儲器(動態(tài)隨機(jī)存取存儲器 (DRAM)，靜態(tài)隨機(jī)存儲器(SRAM)，閃存等)。此存儲器裝置可向下兼容已存在的幾代內(nèi)存芯片及接口，因此適用于目前所有使用內(nèi)存的應(yīng)用中。本實(shí)用新型中的電路可將通常由處理器或微控制器執(zhí)行的多個功能移入存儲器。 由于許多系統(tǒng)都使用大量內(nèi)存芯片(例如服務(wù)器)，而且在既定時刻內(nèi)大部分存儲器都是閑置的，因此利用這些閑置的芯片計(jì)算可顯著提高整個系統(tǒng)的計(jì)算效率(運(yùn)算器越多，數(shù)據(jù)總線上的通信量越少)。
權(quán)利要求1.一種具有數(shù)據(jù)處理功能的存儲器裝置，其特征在于包括存儲陣列及邏輯單元；所述邏輯單元接收所述存儲陣列輸入的數(shù)據(jù)，進(jìn)行處理后再存入所述存儲陣列中。
2.如權(quán)利要求1所述一種具有數(shù)據(jù)處理功能的存儲器裝置，其特征在于所述存儲器裝置還包括一數(shù)據(jù)總線，所述數(shù)據(jù)總線通過連線電性連接所述存儲陣列， 所述連線上設(shè)有控制連線導(dǎo)通或斷開的開關(guān)；所述邏輯單元通過數(shù)據(jù)線電性連接所述存儲陣列，所述數(shù)據(jù)線上設(shè)有控制數(shù)據(jù)線導(dǎo)通或斷開的開關(guān)。
3.如權(quán)利要求2所述一種具有數(shù)據(jù)處理功能的存儲器裝置，其特征在于所述存儲器裝置還包括若干次級靈敏放大器；所述次級靈敏放大器電性連接所述存儲陣列；所述邏輯單元通過數(shù)據(jù)線電性連接至少一個次級靈敏放大器和存儲陣列；所述數(shù)據(jù)總線通過連線電性連接對應(yīng)的次級靈敏放大器和存儲陣列；連線上的開關(guān)設(shè)置于數(shù)據(jù)總線與次級靈敏放大器之間；數(shù)據(jù)線上的開關(guān)設(shè)置于邏輯單元與次級靈敏放大器之間。
4.如權(quán)利要求2或3所述一種具有數(shù)據(jù)處理功能的存儲器裝置，其特征在于所述連線上的開關(guān)與所述數(shù)據(jù)線上的開關(guān)不同時閉合。
5.如權(quán)利要求3所述一種具有數(shù)據(jù)處理功能的存儲器裝置，其特征在于所述存儲器裝置還包括時序發(fā)生器，所述時序發(fā)生器用于控制所述連線上的開關(guān)和所述數(shù)據(jù)線上的開關(guān)的打開或閉合。
6.如權(quán)利要求3所述一種具有數(shù)據(jù)處理功能的存儲器裝置，其特征在于所述邏輯單元包括算術(shù)邏輯單元、內(nèi)部寄存器、控制單元、配置寄存器及數(shù)據(jù)接口 ；所述算術(shù)邏輯單元連接所述數(shù)據(jù)接口、配置寄存器、控制單元和內(nèi)部寄存器；所述控制單元連接所述內(nèi)部寄存器、配置寄存器和數(shù)據(jù)接口 ；所述配置寄存器連接所述內(nèi)部寄存器。
7.如權(quán)利要求6所述一種具有數(shù)據(jù)處理功能的存儲器裝置，其特征在于所述邏輯單元包括多個；所述數(shù)據(jù)接口包括連接對應(yīng)次級靈敏放大器的數(shù)據(jù)接口和連接相鄰邏輯單元的數(shù)據(jù)接口。
8.如權(quán)利要求4所述一種具有數(shù)據(jù)處理功能的存儲器裝置，其特征在于所述存儲裝置還包括行譯碼器和列譯碼器；所述存儲陣列包括若干存儲單元，所述存儲單元通過對應(yīng)的字線連接所述行譯碼器；所述存儲單元通過對應(yīng)的列選擇線連接所述列譯碼器；所述次級靈敏放大器連接對應(yīng)的存儲單元。
9.如權(quán)利要求8所述一種具有數(shù)據(jù)處理功能的存儲器裝置，其特征在于所述時序發(fā)生器連接所述列譯碼器和行譯碼器；所述時序發(fā)生器輸出指令給行譯碼器，控制行譯碼器激活對應(yīng)的字線；所述時序發(fā)生器輸出指令給列譯碼器，控制列譯碼器激活對應(yīng)的列選擇線。
10.如權(quán)利要求1、2、3、5、6、7、8、9中任一項(xiàng)所述一種具有數(shù)據(jù)處理功能的存儲器裝置，其特征在于所述邏輯單元為功能固化的邏輯單元或可配置的邏輯單元。
專利摘要本實(shí)用新型提供一種具有數(shù)據(jù)處理功能的存儲器裝置，包括存儲陣列及邏輯單元；所述邏輯單元接收所述存儲陣列輸入的數(shù)據(jù)，進(jìn)行處理后再存入所述存儲陣列中。本實(shí)用新型一種存儲器裝置，通過在存儲器中設(shè)置能夠?qū)Υ鎯﹃嚵休斎肫渲械臄?shù)據(jù)進(jìn)行預(yù)處理的邏輯單元，充分利用系統(tǒng)內(nèi)大量閑置的存儲單元，在存儲器內(nèi)部就可以進(jìn)行數(shù)據(jù)處理，減少微處理器或微控制器與存儲器之間的數(shù)據(jù)傳輸量，提高整個系統(tǒng)的計(jì)算效率。
文檔編號G06F1/16GK202159287SQ20112014238
公開日2012年3月7日 申請日期2011年5月6日 優(yōu)先權(quán)日2011年5月6日
發(fā)明者郝亨福 申請人:山東華芯半導(dǎo)體有限公司