專利名稱：一種浮點(diǎn)數(shù)據(jù)傳輸設(shè)備的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種數(shù)據(jù)傳輸設(shè)備，特別是涉及一種在處理器與顯示器間傳輸浮點(diǎn)數(shù)據(jù)的設(shè)備。
背景技術(shù)：
數(shù)字信號處理器(Digital Signal ftx)CeSSOr，DSP)在圖形圖像處理、高精度測量控制、高性能儀器儀表等眾多領(lǐng)域得到越來越廣泛的應(yīng)用，實(shí)際運(yùn)用中，通常須將DSP采集處理后的數(shù)據(jù)傳送到PC機(jī)，然后進(jìn)行存儲和處理和顯示。以方便人們對系統(tǒng)實(shí)時運(yùn)行狀況分析與控制。浮點(diǎn)型DSP具有極高的運(yùn)算速度和極大的存儲空間，同時有著極高的運(yùn)算精度， 在單周期內(nèi)可以完成一條浮點(diǎn)運(yùn)算，其處理速度和精度都遠(yuǎn)遠(yuǎn)高于定點(diǎn)型DSP。在絕大多數(shù)情況下，我們希望這些高精度復(fù)雜運(yùn)算后的結(jié)果輸出并實(shí)時顯示出來，供我們分析、監(jiān)視系統(tǒng)的運(yùn)行情況。然而，隨著DSP芯片的運(yùn)算速度跟精度的提高，我們面臨的另外一個問題就是如何將這些精確的結(jié)果快速、正確的輸出到外設(shè)中并顯示出來。目前高精度的浮點(diǎn)型傳輸方式都是將浮點(diǎn)型數(shù)據(jù)乘以一定的倍數(shù)使其變成整形數(shù)據(jù)然后再將此整形數(shù)據(jù)傳輸出去，在接收端將收到的整形數(shù)據(jù)再除以一定的倍數(shù)使其變?yōu)椤霸瓉淼臄?shù)據(jù)”，但是此數(shù)據(jù)不完全是原來的高精度的浮點(diǎn)型數(shù)據(jù)，因此這種傳輸方式大大降低的了浮點(diǎn)型數(shù)據(jù)的傳輸精度。

實(shí)用新型內(nèi)容本實(shí)用新型的目的是要提供一種數(shù)據(jù)傳輸裝置，用于解決高精度浮點(diǎn)數(shù)據(jù)在處理器和顯示器間傳輸無法精確還原的問題。本實(shí)用新型的浮點(diǎn)數(shù)據(jù)傳輸設(shè)備，包括DSP處理器，CPLD芯片，第一隔離器，第二隔離器，串行通信芯片，其特征在于還包括第一測試訪問接口與DSP處理器連接，第二測試訪問接口與CPLD芯片連接；DSP處理器生成的高精度浮點(diǎn)數(shù)據(jù)，根據(jù)第一測試訪問接口導(dǎo)入的轉(zhuǎn)換規(guī)則將每一個浮點(diǎn)數(shù)據(jù)轉(zhuǎn)換為一個定長的字節(jié)串，形成浮點(diǎn)數(shù)據(jù)字節(jié)流，并通過多個I/O引腳并行輸出至CPLD芯片；CPLD芯片根據(jù)第二測試訪問接口導(dǎo)入的編碼邏輯規(guī)則，將字節(jié)流轉(zhuǎn)換為符合串行通信要求的結(jié)構(gòu)；同時將由外部傳輸?shù)漠悩?gòu)數(shù)據(jù)，轉(zhuǎn)換為 DSP處理器Ul需要的數(shù)據(jù)格式，通過多個I/O引腳并行輸出。其中第一測試訪問接口的引腳1連接電阻，引腳3連接電阻，引腳13連接電阻，引腳14連接電阻，引腳2連接電阻。其中第一隔離器用于接收外部數(shù)據(jù)信息，第二隔離器用于向外部傳送用于顯示的數(shù)據(jù)流.其中串行通信芯片的引腳1和引腳3之間連接電解電容，引腳4和引腳5之間連接電解電容，引腳6串聯(lián)電解電容后接地，引腳2與電解電容串聯(lián)后接工作電源。本實(shí)用新型還包括通過第一線性穩(wěn)壓芯片為各芯片提供3. 3V工作電壓，第二線
3性穩(wěn)壓芯片為各芯片提供1.2V工作電壓；第一線性穩(wěn)壓芯片的引腳1連接電解電容后連接工作地，第二線性穩(wěn)壓芯片的引腳1連接電解電容后連接工作地，第一線性穩(wěn)壓芯片的引腳3連接電解電容后連接工作地，第二線性穩(wěn)壓芯片的引腳3連接電解電容后連接工作地。本實(shí)用新型的浮點(diǎn)數(shù)據(jù)傳輸設(shè)備，能夠?qū)崿F(xiàn)高精度DSP6713在快速高精度運(yùn)算的同時并高速傳輸浮點(diǎn)數(shù)據(jù)，同時傳輸過程中不改變數(shù)據(jù)的精度。本實(shí)用新型適用于DSP6713 與任何低速外設(shè)之間的浮點(diǎn)型數(shù)據(jù)通訊。
以下結(jié)合附圖對本實(shí)用新型的實(shí)施例作進(jìn)一步說明。

圖1為本實(shí)用新型浮點(diǎn)數(shù)據(jù)傳輸設(shè)備實(shí)施例的結(jié)構(gòu)示意圖；圖2為本實(shí)用新型浮點(diǎn)數(shù)據(jù)傳輸設(shè)備實(shí)施例的硬件連接示意圖；圖3為本實(shí)用新型浮點(diǎn)數(shù)據(jù)傳輸設(shè)備實(shí)施例的DSP處理器引腳連接示意圖；圖4為本實(shí)用新型浮點(diǎn)數(shù)據(jù)傳輸設(shè)備實(shí)施例的CDLP芯片引腳連接示意圖；圖5為本實(shí)用新型浮點(diǎn)數(shù)據(jù)傳輸設(shè)備實(shí)施例的隔離器引腳連接示意圖；圖6為本實(shí)用新型浮點(diǎn)數(shù)據(jù)傳輸設(shè)備實(shí)施例的訪問測試接口引腳連接示意圖；圖7為本實(shí)用新型浮點(diǎn)數(shù)據(jù)傳輸設(shè)備實(shí)施例的串行通信芯片引腳連接示意圖；圖8為本實(shí)用新型浮點(diǎn)數(shù)據(jù)傳輸設(shè)備實(shí)施例的線性穩(wěn)壓電路連接示意圖。
具體實(shí)施方式
如圖1所示，本實(shí)用新型的浮點(diǎn)數(shù)據(jù)傳輸設(shè)備的實(shí)施例包括高速浮點(diǎn)芯片，可編程邏輯器件(Complex Programmable Logic Device，簡稱CPLD)，光電隔離器和串行接口。 高速浮點(diǎn)芯片生成的高精度浮點(diǎn)數(shù)據(jù)，處理為高速無損字節(jié)流后，經(jīng)可編程邏輯器件按串行通信協(xié)議封裝，通過光電隔離器由串行接口發(fā)送到顯示設(shè)備，實(shí)現(xiàn)浮點(diǎn)數(shù)據(jù)的無損傳輸， 同時，由串行接口接收來自顯示設(shè)備的數(shù)據(jù)，傳送至可編程邏輯器件。如圖2所示，本實(shí)施例的高速浮點(diǎn)芯片包括DSP處理器U1，型號為TMS320C6713?？删幊踢壿嬈骷–PLD芯片，型號為EPM7256AE。光電隔離器包括第一個隔離器TO，第二隔離器U6，型號為ADUM1400。串行接口包括串行通信芯片U7，型號為MAX232。本實(shí)施例還包括線性穩(wěn)壓電路U8，其中包括3. 3V穩(wěn)壓芯片U8a，1. 2V穩(wěn)壓芯片 U8b，型號為 AS1117。如圖3至圖8所示，本實(shí)施例還包括對DSP處理器Ul數(shù)據(jù)處理時進(jìn)行邏輯控制的第一測試訪問接口 U2，還包括對CPLD芯片U3進(jìn)行信號轉(zhuǎn)換邏輯控制的第二測試訪問接口 U4。DSP處理器Ul產(chǎn)生高速高精度的浮點(diǎn)數(shù)據(jù)，根據(jù)第一測試訪問接口 U2導(dǎo)入的轉(zhuǎn)換規(guī)則將每一個浮點(diǎn)數(shù)據(jù)轉(zhuǎn)換為一個定長的字節(jié)串，形成浮點(diǎn)數(shù)據(jù)字節(jié)流，并通過多個I/O 引腳并行輸出。第一測試訪問接口 U2的引腳1連接電阻R53，引腳3連接電阻R49，引腳13連接電阻R47，引腳14連接電阻R46，過濾與工作電源連接的通路間可能耦合的高頻信號，引腳 2連接電阻R52，使輸出信號的波形不易失真。[0030]CPLD芯片U3根據(jù)第二測試訪問接口 U4導(dǎo)入的編碼邏輯規(guī)則，將字節(jié)流轉(zhuǎn)換為符合串行通信要求的結(jié)構(gòu)；同時將由外部傳輸?shù)漠悩?gòu)數(shù)據(jù)，轉(zhuǎn)換為DSP處理器Ul需要的數(shù)據(jù)格式，通過多個I/O引腳并行輸出。第一隔離器U5用于接收外部數(shù)據(jù)信息，第二隔離器U6用于向外部傳送用于顯示的數(shù)據(jù)流，隔離器可以避免外圍電路中的各種諧波信號傳遞到CPLD芯片U3，對工作電壓較低的DSP處理器造成干擾。串行通信芯片U7將傳送到接收第二隔離器U6的數(shù)據(jù)流轉(zhuǎn)發(fā)到顯示設(shè)備，顯示設(shè)備將無損的浮點(diǎn)數(shù)據(jù)從字節(jié)流中提取拼合，形成無損的原始數(shù)據(jù)，并據(jù)此形成圖形顯示；顯示設(shè)備將與控制和顯示相關(guān)的數(shù)據(jù)傳送到串行通信芯片U7，通過第一隔離器U6,轉(zhuǎn)發(fā)到 CPLD 芯片 U3。串行通信芯片U7的引腳1和引腳3之間連接電解電容C18，引腳4和引腳5之間連接電解電容C19，引腳6串聯(lián)電解電容C20后接地，引腳2與電解電容C21串聯(lián)后接工作電源，電解電容C21串聯(lián)電解電容C22后接工作地，各電解電容對第一串行通信芯片U15的參考電平進(jìn)行濾波，消除高頻成分，使輸出電平和輸入信號穩(wěn)定。線性穩(wěn)壓電路U8通過第一線性穩(wěn)壓芯片USa為各芯片提供3. 3V工作電壓，通過第二線性穩(wěn)壓芯片U8b為各芯片提供1. 2V工作電壓，第一線性穩(wěn)壓芯片USa的引腳1連接電解電容C136后連接工作地，第二線性穩(wěn)壓芯片U8b的引腳1連接電解電容C137后連接工作地，保證輸入電壓間不存在電位差，第一線性穩(wěn)壓芯片USa的引腳3連接電解電容CU9 后連接工作地，第二線性穩(wěn)壓芯片U8b的引腳3連接電解電容C130后連接工作地，保證輸出電壓間不存在電位差。以上所述的實(shí)施例僅僅是對本實(shí)用新型的優(yōu)選實(shí)施方式進(jìn)行描述，并非對本實(shí)用新型的范圍進(jìn)行限定，在不脫離本實(shí)用新型設(shè)計(jì)精神的前提下，本領(lǐng)域普通技術(shù)人員對本實(shí)用新型的技術(shù)方案作出的各種變形和改進(jìn)，均應(yīng)落入本實(shí)用新型權(quán)利要求書確定的保護(hù)范圍內(nèi)。
權(quán)利要求1.一種浮點(diǎn)數(shù)據(jù)傳輸設(shè)備，包括DSP處理器(Ul)，CPLD芯片(U3)，第一隔離器⑴5)，第二隔離器(TO)，串行通信芯片(U7)，其特征在于還包括第一測試訪問接口(U2)與DSP處理器(Ul)連接，第二測試訪問接口(U4)與CPLD芯片(TO)連接；DSP處理器(Ul)生成的高精度浮點(diǎn)數(shù)據(jù)，根據(jù)第一測試訪問接口(似)導(dǎo)入的轉(zhuǎn)換規(guī)則將每一個浮點(diǎn)數(shù)據(jù)轉(zhuǎn)換為一個定長的字節(jié)串，形成浮點(diǎn)數(shù)據(jù)字節(jié)流，并通過多個I/O引腳并行輸出至CPLD芯片(U3)； CPLD芯片(TO)根據(jù)第二測試訪問接口(U4)導(dǎo)入的編碼邏輯規(guī)則，將字節(jié)流轉(zhuǎn)換為符合串行通信要求的結(jié)構(gòu)；同時將由外部傳輸?shù)漠悩?gòu)數(shù)據(jù)，轉(zhuǎn)換為DSP處理器(Ul)需要的數(shù)據(jù)格式，通過多個I/O引腳并行輸出。
2.如權(quán)利要求1所述的浮點(diǎn)數(shù)據(jù)傳輸設(shè)備，其特征在于第一測試訪問接口(U2)的引腳1連接電阻(R53)，引腳3連接電阻(R49)，引腳13連接電阻(R47)，引腳14連接電阻 (R46)，引腳2連接電阻(R52)。
3.如權(quán)利要求2所述的浮點(diǎn)數(shù)據(jù)傳輸設(shè)備，其特征在于第一隔離器(U5)用于接收外部數(shù)據(jù)信息，第二隔離器(U6)用于向外部傳送用于顯示的數(shù)據(jù)流。
4.如權(quán)利要求3所述的浮點(diǎn)數(shù)據(jù)傳輸設(shè)備，其特征在于串行通信芯片(U7)的引腳1 和引腳3之間連接電解電容(C18)，引腳4和引腳5之間連接電解電容(C19)，引腳6串聯(lián)電解電容(C20)后接地，引腳2與電解電容(C21)串聯(lián)后接工作電源，電解電容(C21)串聯(lián)電解電容(C22)后接工作地。
5.如權(quán)利要求4所述的浮點(diǎn)數(shù)據(jù)傳輸設(shè)備，其特征在于包括通過第一線性穩(wěn)壓芯片 (USa)，為各芯片提供3. 3V工作電壓，第二線性穩(wěn)壓芯片(U8b)，為各芯片提供1. 2V工作電壓；第一線性穩(wěn)壓芯片(USa)的引腳1連接電解電容(C136)后連接工作地，第二線性穩(wěn)壓芯片(U8b)的引腳1連接電解電容(C137)后連接工作地，第一線性穩(wěn)壓芯片(USa)的引腳3連接電解電容(C129)后連接工作地，第二線性穩(wěn)壓芯片(U8b)的引腳3連接電解電容 (C130)后連接工作地。
專利摘要一種浮點(diǎn)數(shù)據(jù)傳輸設(shè)備，包括DSP處理器，CPLD芯片，第一隔離器，第二隔離器，串行通信芯片。能夠?qū)崿F(xiàn)在高精度DSP6713在快速高精度運(yùn)算的同時并高速傳輸浮點(diǎn)數(shù)據(jù)，同時傳輸過程中不改變數(shù)據(jù)的精度，適用于高速浮點(diǎn)DSP與任何低速外設(shè)之間的浮點(diǎn)型數(shù)據(jù)通訊。
文檔編號G06F7/57GK202217261SQ20112026435
公開日2012年5月9日 申請日期2011年7月25日 優(yōu)先權(quán)日2011年7月25日
發(fā)明者付平, 周亞軍, 蔣紅軒 申請人:山東藍(lán)天電能科技有限公司