專利名稱：基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡的制作方法
技術(shù)領(lǐng)域：
基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡技術(shù)領(lǐng)域[0001]本實用新型涉及一種數(shù)據(jù)采集卡，特別是關(guān)于一種用于電力系統(tǒng)高速信號數(shù)據(jù)采集領(lǐng)域中的基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡。
背景技術(shù)：
[0002]目前，超高速數(shù)據(jù)采集板卡主要應用于超高速信號采集的場合、SAR(合成孔徑雷達)信號回波采集、雷達信號偵察接收、儲頻干擾、軟件無線電等需要超寬帶。在GSPS的數(shù)據(jù)采集速率下，I/Q通道同步、各種觸發(fā)方式、數(shù)據(jù)的實時存儲、采集數(shù)據(jù)的預處理以及傳輸、時鐘網(wǎng)絡分布都變得非常難于實現(xiàn)?，F(xiàn)有的數(shù)據(jù)采集板卡，采樣率大多在250MSPS 以下，帶寬則在幾十MHz左右，這些采集板卡不能應付現(xiàn)在百MHz甚至GHz的寬帶信號。 而少數(shù)能工作在GSPS的采集板卡，多數(shù)將ADC采集(模數(shù)采集)的數(shù)據(jù)直接或分流輸入 FPGA (可編程門陣列)或者ASIC芯片，用FPGA或者專用芯片來完成采集的控制，用FPGA外掛DRAM(動態(tài)隨機存取存儲器)實現(xiàn)采集數(shù)據(jù)的存儲。這些結(jié)構(gòu)都存在工作方式單一的問題，要么只能緩存少數(shù)數(shù)據(jù)，要么對外傳輸接口速率很慢，或者只有一種，觸發(fā)方式只有一種。[0003]現(xiàn)有技術(shù)中，普遍采用PCI總線技術(shù)，它具有傳輸速率高和PC機聯(lián)系方便等特點； 也有使用DSP作CPU的采集系統(tǒng)，相對于PCI技術(shù)的采集系統(tǒng)，DSP數(shù)據(jù)采集系統(tǒng)具有總線帶寬高，算法實現(xiàn)容易等優(yōu)點。當然也有很多使用FPGA作為控制器的，但是目前多數(shù)僅把 FPGA作為地址控制或簡單邏輯控制，做實時處理的還沒有。國內(nèi)的采集系統(tǒng)使用的A/D芯片的頻率通常在60M以下，分辨率也多在8位，很少有12位的；即使用于局部放電的監(jiān)測設備其數(shù)據(jù)采集頻率也只能夠達到20兆左右，這種采集卡適合于一般或者中等速度的應用場合，對于局部放電和電暈電流測量等儀器由于速度的原因會造成定位精度差，不適合作為實時檢測用。發(fā)明內(nèi)容[0004]針對上述問題，本實用新型的目的是提供一種能實現(xiàn)對特高壓電網(wǎng)數(shù)據(jù)進行無縫控制，實現(xiàn)對高達500MHz的模數(shù)取樣并能實時存儲的基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡。[0005]為實現(xiàn)上述目的，本實用新型采取以下技術(shù)方案一種基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡，其特征在于它包括信號調(diào)理電路、模數(shù)轉(zhuǎn)換電路、FPGA數(shù)據(jù)處理器、ARM控制模塊和電源；所述信號調(diào)理電路由數(shù)字增益放大器和單端轉(zhuǎn)差分轉(zhuǎn)換器組成，所述信號調(diào)理電路將輸入信號依次經(jīng)所述數(shù)字增益放大器和單端轉(zhuǎn)差分轉(zhuǎn)換器轉(zhuǎn)換為差分信號后輸入所述模數(shù)轉(zhuǎn)換電路，所述數(shù)字增益放大器由所述模數(shù)轉(zhuǎn)換電路控制其工作；所述模數(shù)轉(zhuǎn)換電路在外部時鐘信號和所述FPGA數(shù)據(jù)處理器發(fā)送的采樣時鐘輸入信號控制下對輸入信號進行采集，并將采集到的輸入信號轉(zhuǎn)換為數(shù)字信號后輸入所述FPGA數(shù)據(jù)處理器；所述FPGA數(shù)據(jù)處理器將接收到的數(shù)字信號進行數(shù)據(jù)緩沖，并將數(shù)字信號數(shù)據(jù)存儲到由所述FPGA數(shù)據(jù)處理器控制的高速動態(tài)存儲器中，通過以所述FPGA數(shù)據(jù)處理器為核心的片上嵌入式系統(tǒng)與所述ARM控制模塊協(xié)同工作將數(shù)據(jù)轉(zhuǎn)移到PC機上；所述電源包括模擬電源網(wǎng)絡和數(shù)字電源網(wǎng)絡，其供電方式通過外部供電獲取。[0006]所述模數(shù)轉(zhuǎn)換電路的外部時鐘信號采用由外部提供的標準精密時鐘信號。[0007]所述模數(shù)轉(zhuǎn)換電路的外部時鐘信號采用由高精度晶振和鎖相環(huán)轉(zhuǎn)換器構(gòu)成的時鐘信號產(chǎn)生電路產(chǎn)生。[0008]所述高精度晶振采用50M精密晶振，所述鎖相環(huán)轉(zhuǎn)換器采用型號為SY89421V的芯片。[0009]所述FPGA數(shù)據(jù)處理器包括一緩沖模塊、一串并轉(zhuǎn)換模塊、一 SDRAM控制器、一 FIFO 讀寫控制器、兩FIFO模塊、一 SPI協(xié)議控制器和一時鐘發(fā)生器；所述FPGA數(shù)據(jù)處理器接收到的數(shù)字信號依次經(jīng)緩沖模塊和串并轉(zhuǎn)換模塊緩沖轉(zhuǎn)換后，在所述SDRAM控制器和FIFO讀寫控制器控制下，經(jīng)一個所述FIFO模塊將數(shù)據(jù)讀入所述高速動態(tài)存儲器；在所述FIFO讀寫控制器控制下，所述FPGA數(shù)據(jù)處理器內(nèi)的數(shù)據(jù)由另一個所述FIFO模塊讀出，并根據(jù)所述SPI協(xié)議控制器的控制指令，與所述ARM控制模塊協(xié)同工作將數(shù)據(jù)轉(zhuǎn)移到PC機上；所述 FIFO讀寫控制器和SPI協(xié)議控制器均由所述時鐘發(fā)生器觸發(fā)。[0010]所述緩沖模塊由四片32MB的SDR SDRAM存儲器構(gòu)成的乒乓存儲結(jié)構(gòu)。[0011]所述數(shù)字增益放大器采用型號為AD8370的芯片；所述單端轉(zhuǎn)差分轉(zhuǎn)換器采用型號為AD8132的芯片；所述模數(shù)轉(zhuǎn)換電路采用NS公司的Sbit模數(shù)轉(zhuǎn)換器ADC08D1000。[0012]所述FPGA數(shù)據(jù)處理器采用Altera公司的cyclonell EP2C35F484。[0013]本實用新型由于采取以上技術(shù)方案，其具有以下優(yōu)點1、本實用新型由于采用由信號調(diào)理電路、ADC轉(zhuǎn)換電路、FPGA數(shù)據(jù)處理器和ARM控制模塊組成，采集的數(shù)據(jù)依次由信號調(diào)理電路和ADC轉(zhuǎn)換電路輸入FPGA數(shù)據(jù)處理器，F(xiàn)PGA數(shù)據(jù)處理器內(nèi)采用兩級FIFO模塊， FIFO模塊由FIFO讀寫控制器來控制其讀寫操作，因此實現(xiàn)了 FPGA數(shù)據(jù)處理器對特高壓電網(wǎng)數(shù)據(jù)進行無縫控制，實現(xiàn)了高達500MHz的模數(shù)取樣，實時存儲功能。2、本實用新型是基于FPGA數(shù)據(jù)處理器的高速ADC數(shù)據(jù)采集卡，有效的彌補了市場上對特定數(shù)據(jù)采集裝置的需求，具有很好的應用價值和市場價值。3、本實用新型在特高壓環(huán)境下，對于特定參數(shù)的數(shù)據(jù)采集精度較高、數(shù)據(jù)轉(zhuǎn)換速度快，抗干擾能力強。4、本實用新型解決了 GHz采樣率下時鐘控制、增益控制、觸發(fā)控制等問題，數(shù)據(jù)存儲問題和數(shù)據(jù)傳輸問題。本實用新型可以廣泛應用于高速信號數(shù)據(jù)采集領(lǐng)域中。


[0014]圖1是本實用新型的整體結(jié)構(gòu)示意圖；[0015]圖2是本實用新型的FPGA數(shù)據(jù)處理器結(jié)構(gòu)示意圖。
具體實施方式
[0016]
以下結(jié)合附圖和實施例對本實用新型進行詳細的描述。[0017]如圖1、圖2所示，本實用新型包括信號調(diào)理電路1、ADC轉(zhuǎn)換電路(模數(shù)轉(zhuǎn)換電路)2、FPGA (可編程門陣列)數(shù)據(jù)處理器3、ARM控制模塊4和電源5。[0018]信號調(diào)理電路1由數(shù)字增益放大器6和單端轉(zhuǎn)差分轉(zhuǎn)換器7組成，信號調(diào)理電路1 接收到測試啟動信號TRIG后，將輸入信號依次經(jīng)數(shù)字增益放大器6和單端轉(zhuǎn)差分轉(zhuǎn)換器7轉(zhuǎn)換為差分信號后輸入ADC轉(zhuǎn)換電路2內(nèi)。其中，數(shù)字增益放大器6由ADC轉(zhuǎn)換電路2控制其工作。[0019]ADC轉(zhuǎn)換電路2在外部時鐘信號和FPGA數(shù)據(jù)處理器3發(fā)送的采樣時鐘輸入信號控制下對輸入信號進行采集，并將采集到的輸入信號轉(zhuǎn)換為數(shù)字信號后輸入FPGA數(shù)據(jù)處理器3內(nèi)。為保持采樣精度和500Mhz的高速采樣率，ADC轉(zhuǎn)換電路2的外部時鐘信號可以通過SMA接口由外部提供標準精密時鐘信號，也可以通過由高精度晶振8和PLL(鎖相環(huán))轉(zhuǎn)換器9構(gòu)成的時鐘信號產(chǎn)生電路產(chǎn)生時鐘信號。[0020]其中，本實用新型的高精度晶振8采用50M精密晶振，PLL轉(zhuǎn)換器9采用型號為 SY89421V的芯片。[0021]FPGA數(shù)據(jù)處理器3將接收到的數(shù)字信號進行數(shù)據(jù)緩沖，然后將數(shù)字信號數(shù)據(jù)存儲到由FPGA數(shù)據(jù)處理器3控制的大容量存儲器SDRAM(高速動態(tài)存儲器)10中，并通過構(gòu)建以FPGA數(shù)據(jù)處理器3為核心的片上嵌入式系統(tǒng)與ARM控制模塊4協(xié)同工作將數(shù)據(jù)轉(zhuǎn)移到 PC機上。[0022]電源5包括模擬電源網(wǎng)絡和數(shù)字電源網(wǎng)絡，其供電方式主要通過外部供電獲取。 由于本實用新型的數(shù)據(jù)采集卡內(nèi)部需要1. 8V, 3. 3V，+5V，-5V，+12V，-12V等電壓，所以數(shù)據(jù)采集卡內(nèi)部采用六個TI公司的電源模塊，來產(chǎn)生所需電壓。[0023]上述實施例中，數(shù)字增益放大器6采用型號為AD8370的芯片；單端轉(zhuǎn)差分轉(zhuǎn)換器 7采用型號為AD8132的芯片；ADC轉(zhuǎn)換電路2采用NS公司推出的雙通道、低功耗、高速Sbit A/D 轉(zhuǎn)換器 ADC08D1000。[0024]上述各實施例中，F(xiàn)PGA數(shù)據(jù)處理器3包括一緩沖模塊11、一串并轉(zhuǎn)換模塊12、一 SDRAM控制器13、一 FIFO讀寫控制器14、兩FIFO(先入先出)模塊15、一 SPI協(xié)議控制器 16和一時鐘發(fā)生器17。FPGA數(shù)據(jù)處理器3接收到的數(shù)字信號依次經(jīng)緩沖模塊11和串并轉(zhuǎn)換模塊12緩沖轉(zhuǎn)換后，在SDRAM控制器13和FIFO讀寫控制器14控制下，經(jīng)一個FIFO模塊15將數(shù)據(jù)讀入大容量存儲器SDRAM中。在FIFO讀寫控制器14控制下，F(xiàn)PGA數(shù)據(jù)處理器3內(nèi)的數(shù)據(jù)由另一個FIFO模塊15讀出，并根據(jù)SPI協(xié)議控制器16的控制指令，通過數(shù)據(jù)總線與ARM控制模塊4協(xié)同工作將數(shù)據(jù)轉(zhuǎn)移到PC機上。FIFO讀寫控制器14和SPI協(xié)議控制器16均由時鐘發(fā)生器17觸發(fā)。[0025]其中，緩沖模塊11用于緩存ADC轉(zhuǎn)換電路2輸出的數(shù)字信號數(shù)據(jù)，緩沖模塊11由四片32MB的SDR SDRAM存儲器構(gòu)成的乒乓存儲結(jié)構(gòu)。FPGA數(shù)據(jù)處理器3內(nèi)部的SDRAM控制器13負責對大容量存儲器SDRAM的讀寫操作，將數(shù)字信號數(shù)據(jù)暫存于緩沖模塊11 ；緩沖模塊11內(nèi)乒乓存儲結(jié)構(gòu)單片存儲器的數(shù)據(jù)存滿后，觸發(fā)以FPGA數(shù)據(jù)處理器3為核心的片上嵌入式系統(tǒng)控制器將緩沖模塊11內(nèi)的數(shù)據(jù)轉(zhuǎn)移到由FPGA數(shù)據(jù)處理器3控制的大容量存儲器SDRAM中。[0026]上述各實施例中，F(xiàn)PGA數(shù)據(jù)處理器3采用Altera公司的cycloneIIEP2C35F484。[0027]上述各實施例中，兩個FIFO模塊15的通道由FPGA數(shù)據(jù)處理器3內(nèi)部產(chǎn)生，每個 FIFO模塊15的最大深度為12^*8bit。每個FIFO模塊15的數(shù)據(jù)寬度是8位，各FIFO模塊15的工作時鐘為IOOMhz，可以正常接收數(shù)據(jù)。[0028]上述各實施例僅用于說明本實用新型，各部件的結(jié)構(gòu)和連接方式都是可以有所變化的，在本實用新型技術(shù)方案的基礎(chǔ)上，凡根據(jù)本實用新型原理對個別部件的連接和結(jié)構(gòu)進行的改進和等同變換，均不應排除在本實用新型的保護范圍之外。
權(quán)利要求1.一種基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡，其特征在于它包括信號調(diào)理電路、模數(shù)轉(zhuǎn)換電路、FPGA數(shù)據(jù)處理器、ARM控制模塊和電源；所述信號調(diào)理電路由數(shù)字增益放大器和單端轉(zhuǎn)差分轉(zhuǎn)換器組成，所述信號調(diào)理電路將輸入信號依次經(jīng)所述數(shù)字增益放大器和單端轉(zhuǎn)差分轉(zhuǎn)換器轉(zhuǎn)換為差分信號后輸入所述模數(shù)轉(zhuǎn)換電路，所述數(shù)字增益放大器由所述模數(shù)轉(zhuǎn)換電路控制其工作；所述模數(shù)轉(zhuǎn)換電路在外部時鐘信號和所述FPGA數(shù)據(jù)處理器發(fā)送的采樣時鐘輸入信號控制下對輸入信號進行采集，并將采集到的輸入信號轉(zhuǎn)換為數(shù)字信號后輸入所述FPGA數(shù)據(jù)處理器；所述FPGA數(shù)據(jù)處理器將接收到的數(shù)字信號進行數(shù)據(jù)緩沖，并將數(shù)字信號數(shù)據(jù)存儲到由所述FPGA數(shù)據(jù)處理器控制的高速動態(tài)存儲器中，通過以所述FPGA數(shù)據(jù)處理器為核心的片上嵌入式系統(tǒng)與所述ARM控制模塊協(xié)同工作將數(shù)據(jù)轉(zhuǎn)移到PC機上；所述電源包括模擬電源網(wǎng)絡和數(shù)字電源網(wǎng)絡，其供電方式通過外部供電獲取。
2.如權(quán)利要求1所述的基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡，其特征在于所述模數(shù)轉(zhuǎn)換電路的外部時鐘信號采用由外部提供的標準精密時鐘信號。
3.如權(quán)利要求1所述的基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡，其特征在于所述模數(shù)轉(zhuǎn)換電路的外部時鐘信號采用由高精度晶振和鎖相環(huán)轉(zhuǎn)換器構(gòu)成的時鐘信號產(chǎn)生電路產(chǎn)生。
4.如權(quán)利要求3所述的基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡，其特征在于所述高精度晶振采用50M精密晶振，所述鎖相環(huán)轉(zhuǎn)換器采用型號為SY89421V的芯片。
5.如權(quán)利要求1或2或3或4所述的基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡，其特征在于 所述FPGA數(shù)據(jù)處理器包括一緩沖模塊、一串并轉(zhuǎn)換模塊、一 SDRAM控制器、一 FIFO讀寫控制器、兩FIFO模塊、一 SPI協(xié)議控制器和一時鐘發(fā)生器；所述FPGA數(shù)據(jù)處理器接收到的數(shù)字信號依次經(jīng)緩沖模塊和串并轉(zhuǎn)換模塊緩沖轉(zhuǎn)換后，在所述SDRAM控制器和FIFO讀寫控制器控制下，經(jīng)一個所述FIFO模塊將數(shù)據(jù)讀入所述高速動態(tài)存儲器；在所述FIFO讀寫控制器控制下，所述FPGA數(shù)據(jù)處理器內(nèi)的數(shù)據(jù)由另一個所述FIFO模塊讀出，并根據(jù)所述SPI協(xié)議控制器的控制指令，與所述ARM控制模塊協(xié)同工作將數(shù)據(jù)轉(zhuǎn)移到PC機上；所述FIFO讀寫控制器和SPI協(xié)議控制器均由所述時鐘發(fā)生器觸發(fā)。
6.如權(quán)利要求5所述的基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡，其特征在于所述緩沖模塊由四片32MB的SDR SDRAM存儲器構(gòu)成的乒乓存儲結(jié)構(gòu)。
7.如權(quán)利要求1或2或3或4或6所述的基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡，其特征在于所述數(shù)字增益放大器采用型號為AD8370的芯片；所述單端轉(zhuǎn)差分轉(zhuǎn)換器采用型號為 AD132的芯片；所述模數(shù)轉(zhuǎn)換電路采用NS公司的Sbit模數(shù)轉(zhuǎn)換器ADC08D1000。
8.如權(quán)利要求5所述的基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡，其特征在于所述數(shù)字增益放大器采用型號為AD8370的芯片；所述單端轉(zhuǎn)差分轉(zhuǎn)換器采用型號為AD8132的芯片；所述模數(shù)轉(zhuǎn)換電路采用NS公司的Sbit模數(shù)轉(zhuǎn)換器ADC08D1000。
9.如權(quán)利要求1或2或3或4或6或8所述的基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡，其特征在于所述FPGA數(shù)據(jù)處理器采用Altera公司的cyclonell EP2C35F484。
10.如權(quán)利要求5所述的基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡，其特征在于所述FPGA數(shù)據(jù)處理器采用Altera公司的cyclonell EP2C35F484。
專利摘要本實用新型涉及一種基于硬件實現(xiàn)的高速數(shù)據(jù)采集卡，它包括信號調(diào)理電路，信號調(diào)理電路由數(shù)字增益放大器和單端轉(zhuǎn)差分轉(zhuǎn)換器組成，其將輸入信號依次經(jīng)數(shù)字增益放大器和單端轉(zhuǎn)差分轉(zhuǎn)換器后輸入模數(shù)轉(zhuǎn)換電路；模數(shù)轉(zhuǎn)換電路在采樣時鐘信號控制下對輸入信號采集，將輸入信號轉(zhuǎn)換為數(shù)字信號后輸入FPGA數(shù)據(jù)處理器；FPGA數(shù)據(jù)處理器將接收到的數(shù)字信號進行數(shù)據(jù)緩沖，并將數(shù)字信號數(shù)據(jù)存儲到由FPGA數(shù)據(jù)處理器控制的高速動態(tài)存儲器中，通過以FPGA數(shù)據(jù)處理器為核心的片上嵌入式系統(tǒng)與ARM控制模塊協(xié)同工作將數(shù)據(jù)轉(zhuǎn)移到PC機上；電源包括模擬電源網(wǎng)絡和數(shù)字電源網(wǎng)絡，其供電方式通過外部供電獲取。本實用新型能實現(xiàn)高達500MHz的模數(shù)取樣及實時存儲功能，能廣泛應用于高速信號數(shù)據(jù)采集領(lǐng)域。
文檔編號G06F13/20GK202306538SQ20112034582
公開日2012年7月4日 申請日期2011年9月15日 優(yōu)先權(quán)日2011年9月15日
發(fā)明者劉元慶, 劉穎異, 崔勇, 楊慶華, 袁海文, 陸家榆 申請人:中國電力科學研究院, 袁海文