專利名稱：帶有可配置功率狀態(tài)的動(dòng)態(tài)ram phy接口的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)子系統(tǒng)，所述存儲(chǔ)子系統(tǒng)包括與動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)裝置直接連接的物理層。相關(guān)申請(qǐng)的交叉引用本申請(qǐng)要求2010年9月13日提交的美國(guó)臨時(shí)專利申請(qǐng)?zhí)?1/382，089以及2010年10月22日提交的美國(guó)臨時(shí)專利申請(qǐng)?zhí)?2/910，412的權(quán)益，所述申請(qǐng)以引用的方式全文并入本文中。背景典型的存儲(chǔ)系統(tǒng)使用異步或同步時(shí)鐘方案來(lái)在存儲(chǔ)控制器與存儲(chǔ)裝置之間傳輸數(shù)據(jù)。同步時(shí)鐘是指存儲(chǔ)裝置先等待時(shí)鐘信號(hào)，然后對(duì)控制輸入做出響應(yīng)，并因此與計(jì)算機(jī)系統(tǒng)總線同步。由于同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)通常支持高于異步存儲(chǔ)裝置的時(shí)鐘速度，因此被廣泛使用。雙倍數(shù)據(jù)速率(DDR) SDRAM在時(shí)鐘信號(hào)的上升邊緣和下降邊緣傳輸數(shù)據(jù)。此類存儲(chǔ)裝置使用較低時(shí)鐘頻率，但是要求嚴(yán)格控制電氣數(shù)據(jù)和時(shí)鐘信號(hào)的定時(shí)。第一版此類裝置(DDRl)的帶寬達(dá)到以相同時(shí)鐘頻率運(yùn)行的單倍數(shù)據(jù)速率(SDR) SDRAM的接近兩倍。DDR2和DDR3SDRAM裝置是對(duì)DDRl裝置的后續(xù)改進(jìn)。無(wú)論使用哪種類型的DDR存儲(chǔ)器(DDR1/DDR2/DDR3)，物理接口(Phy)均直接連接在存儲(chǔ)控制器與DDR SDRAM裝置之間。Phy接口通常包括用于處理DDR SDRAM數(shù)據(jù)選通的定時(shí)要求的電路。典型的Phy接口設(shè)備不提供迅速調(diào)整存儲(chǔ)性能水平或所需功率的機(jī)制。概述提供物理存儲(chǔ)接口(Phy)。Phy連接在存儲(chǔ)控制器與物理存儲(chǔ)裝置之間。所述Phy接口包括命令和狀態(tài)寄存器(CSR)，所述命令和狀態(tài)寄存器被配置來(lái)接收第一功率上下文和第二功率上下文。提供選擇電路。所述選擇電路被配置來(lái)在所述第一功率上下文與所述第二功率上下文之間切換。Phy接口包括多個(gè)可調(diào)延遲元件，每個(gè)元件具有響應(yīng)于所選功率上下文的延遲時(shí)間。在功率上下文之間切換能夠調(diào)整一個(gè)或多個(gè)所述可調(diào)延遲元件。在另一個(gè)實(shí)施方案中，所述Phy接口包括被配置來(lái)存儲(chǔ)所述第一功率上下文的第一組CSR以及被配置來(lái)存儲(chǔ)所述第二功率上下文的第二組CSR。所述Phy接口也可以包括多個(gè)驅(qū)動(dòng)器，每個(gè)驅(qū)動(dòng)器具有響應(yīng)于所選功率上下文的可選驅(qū)動(dòng)強(qiáng)度。所述Phy接口也可以包括多個(gè)接收器，每個(gè)接收器具有響應(yīng)于所選功率上下文的可選終端阻抗。在功率上下文之間切換能夠調(diào)整一個(gè)或多個(gè)驅(qū)動(dòng)器的驅(qū)動(dòng)強(qiáng)度和/或一個(gè)或多個(gè)接收器的終端阻抗。所述第一功率上下文和第二功率上下文可以通過(guò)BIOS訓(xùn)練程序確定。此類程序可以具有多個(gè)階段。例如，第一功率上下文可以通過(guò)第一存儲(chǔ)訓(xùn)練階段確定，并且第二功率上下文可以通過(guò)第二存儲(chǔ)訓(xùn)練階段確定。所述Phy接口可以包括配置總線，所述配置總線被配置來(lái)允許讀/寫(xiě)訪問(wèn)CSR。所述Phy接口也可以被配置來(lái)支持物理存儲(chǔ)裝置的多個(gè)通道。所述Phy接口可以位于多個(gè)位置中，包括中央處理單元(CPU)的芯片上。
附圖簡(jiǎn)述

圖1示出了典型計(jì)算機(jī)系統(tǒng)的一部分；圖2示出了 Phy的高級(jí)架構(gòu)；圖3是示出Phy接口配置總線上的地址、命令(例如，讀、寫(xiě))和數(shù)據(jù)的時(shí)序圖；以及圖4示出了故障CSR尋址。實(shí)施方案詳述圖1示出了計(jì)算機(jī)系統(tǒng)10的一部分，所述計(jì)算機(jī)系統(tǒng)包括中央處理單元(CPU) 12，核心邏輯芯片組14、16以及與主存儲(chǔ)器28的存儲(chǔ)接口 18。核心邏輯芯片組可以分為北橋14 (或者集成存儲(chǔ)控制器)和南橋(或I/O控制器集線器)16。存儲(chǔ)控制器18通常位于北橋14中。應(yīng)了解，此類電路可以在實(shí)體上位于多個(gè)位置中，例如單個(gè)芯片或CPU中。存儲(chǔ)控制器18通常管理來(lái)往于主存儲(chǔ)器30的邏輯數(shù)據(jù)流。動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器也要求定期刷新信號(hào)，以維持多個(gè)存儲(chǔ)裝置電池中的電荷。存儲(chǔ)控制器18通常管理這些刷新操作。根據(jù)CPU架構(gòu)和/或操作系統(tǒng)，主存儲(chǔ)器30可以以32或64位數(shù)據(jù)單元來(lái)傳輸數(shù)據(jù)。應(yīng)了解，可以支持其它大小的數(shù)據(jù)單元。一些存儲(chǔ)系統(tǒng)包括如框20、24和30所反映的多個(gè)通道(例如，兩個(gè)或更多個(gè)獨(dú)立的存儲(chǔ)控制器)。出于簡(jiǎn)明性的考慮，本文所含的實(shí)施例可能只示出單個(gè)存儲(chǔ)器通道。應(yīng)了解，可以在不脫離本公開(kāi)的范圍的情況下使用多個(gè)通道。Phy接口 22位于存儲(chǔ)控制器18與物理存儲(chǔ)裝置之間。Phy接口通常位于中央處理單元中，但是也可以位于其它位置。出于簡(jiǎn)明性的考慮，圖1中將Phy接口 22圖示為單獨(dú)的塊。Phy接口通常包括用于處理主存儲(chǔ)器數(shù)據(jù)選通的定時(shí)要求的電路。對(duì)于本公開(kāi)，術(shù)語(yǔ)雙倍數(shù)據(jù)速率(DDR)包括DDR1/DDR2/DDR3和/或后代的此類存儲(chǔ)裝置。DDR存儲(chǔ)裝置通常符合電子設(shè)備工程聯(lián)合委員會(huì)(JEDEC)標(biāo)準(zhǔn)。這些標(biāo)準(zhǔn)規(guī)定了 DDR存儲(chǔ)器數(shù)據(jù)的訪問(wèn)(讀)和存儲(chǔ)(寫(xiě))方式。應(yīng)了解，Phy接口可以被構(gòu)造成適合其它存儲(chǔ)器類型和/或其它存儲(chǔ)器標(biāo)準(zhǔn)。與典型DDR SDRAM存儲(chǔ)裝置的連接主要通過(guò)兩種信號(hào)來(lái)實(shí)現(xiàn)，即DQ (數(shù)據(jù))32和DQS (數(shù)據(jù)選通)34。其它信號(hào)包括存儲(chǔ)器時(shí)鐘(MEMCLK) 38以及地址和命令信號(hào)(通常圖示為ADDR/CMD36)。應(yīng)了解，典型存儲(chǔ)裝置可以使用附圖中未示出的其它信號(hào)。僅出于簡(jiǎn)明性的考慮，此類信號(hào)已省略。例如，功率和地面信號(hào)未圖示。應(yīng)了解，此類信號(hào)應(yīng)包括在典型實(shí)施中。在讀操作中，DDR SDRAM同時(shí)發(fā)出DQ和DQS，這種方式通常稱為“邊緣對(duì)齊”。為了讓存儲(chǔ)控制器正確地獲取從DDR SDRAM發(fā)送來(lái)的數(shù)據(jù)，Phy接口 22使用延遲鎖定環(huán)路(DLL)等延遲電路來(lái)延遲DQS信號(hào)，以便所述信號(hào)可以被用于在有效數(shù)據(jù)窗或“數(shù)據(jù)眼”期間正確地鎖存DQ信號(hào)。類似地，Phy接口 22也使用延遲電路來(lái)支持將數(shù)據(jù)寫(xiě)入到DDR DRAM。為了讀取數(shù)據(jù)，必須延遲DQS34。為了寫(xiě)入數(shù)據(jù)，必須延遲DQS和DQ34、32。Phy將DQS34與DQ32數(shù)據(jù)眼的中間對(duì)齊，而不是進(jìn)行邊緣對(duì)齊。DQS34被延遲以進(jìn)行寫(xiě)調(diào)整，從而滿足數(shù)據(jù)眼中間的要求。也可使用其它延遲(例如，以進(jìn)行數(shù)據(jù)總線的讀/寫(xiě)三態(tài)控制)。Phy接口22包括多個(gè)命令和狀態(tài)寄存器(CSR)42，用于控制延遲定時(shí)、驅(qū)動(dòng)強(qiáng)度和下文更詳細(xì)描述的多個(gè)其它參數(shù)。應(yīng)了解，也可以每個(gè)通道為基礎(chǔ)對(duì)此類電路進(jìn)行復(fù)制。Phy接口也可以調(diào)整或選擇發(fā)射器驅(qū)動(dòng)強(qiáng)度和接收器終端阻抗。定時(shí)延遲、發(fā)射器驅(qū)動(dòng)強(qiáng)度和接收器阻抗可以在每次打開(kāi)計(jì)算機(jī)系統(tǒng)時(shí)進(jìn)行調(diào)整，而不是使用固定的這些參數(shù)。這通常是借助于訓(xùn)練程序來(lái)實(shí)現(xiàn)。訓(xùn)練程序通常存儲(chǔ)在基本輸入/輸出系統(tǒng)(BIOS)存儲(chǔ)裝置26中，但也可以在裝置硬件中實(shí)施。訓(xùn)練程序在開(kāi)機(jī)自檢(POST)期間執(zhí)行算法，以確定與許多存儲(chǔ)接口信號(hào)相關(guān)的合適的定時(shí)延遲、驅(qū)動(dòng)強(qiáng)度和終端阻抗。這些參數(shù)存儲(chǔ)在Phy接口內(nèi)的多個(gè)寄存器中，這些寄存器限定來(lái)往于Phy的各種信號(hào)通道的總時(shí)限。或者，這些參數(shù)可以存儲(chǔ)在其它位置(例如，北橋14或南橋16中)。圖2示出了 Phy接口 22的高級(jí)架構(gòu)。Phy接口通常包括時(shí)鐘源(例如，PLL70)和控制接口，所述控制接口包括命令和狀態(tài)寄存器(CSR) 42。Phy接口 20為典型存儲(chǔ)裝置上的多數(shù)引線，例如雙列直插式存儲(chǔ)模塊(DIMM)提供物理連接，所述雙列直插式存儲(chǔ)模塊包括DQ32、DQS34、地址/命令行36以及時(shí)鐘輸入38。典型存儲(chǔ)裝置也設(shè)有時(shí)鐘使能(自刷新)輸入40。時(shí)鐘使能輸入40用于將存儲(chǔ)裝置置于自刷新模式中。在所述模式中，存儲(chǔ)裝置在必要時(shí)使用芯片內(nèi)定時(shí)器來(lái)生成內(nèi)部刷新周期。外部時(shí)鐘也可以在所述時(shí)間內(nèi)停止。所述輸入通常用于斷電模式的連接，因?yàn)樗軌蚪么鎯?chǔ)控制器而不損失主存儲(chǔ)器數(shù)據(jù)。如圖2所示，DQ32(數(shù)據(jù))和DQS34 (選通)行是雙向的。應(yīng)了解，每個(gè)DMM將具有多個(gè)DQ行(例如，64數(shù)據(jù)位)和多個(gè)DQS行。這些行在Phy接口 22中各自具有相關(guān)的驅(qū)動(dòng)器52、56和接收器54、58。出于簡(jiǎn)明性的考慮，圖2中僅示出單個(gè)驅(qū)動(dòng)器/接收器對(duì)。每個(gè)驅(qū)動(dòng)器具有可選或可調(diào)驅(qū)動(dòng)輸出。類似地，每個(gè)接收器具有可選或可調(diào)終端阻抗(例如，在芯片終端上)。DQ和DQS行32、34也與延遲鎖定環(huán)路(DLL) 72、74、76等延遲元件相關(guān)。延遲元件(例如，70至76)、驅(qū)動(dòng)強(qiáng)度或終端阻抗值是通過(guò)將合適值編程到相關(guān)CSR42的合適字段中來(lái)進(jìn)行調(diào)整，如下文更詳細(xì)描述。CSR之間的邏輯連接以及延遲元件、驅(qū)動(dòng)強(qiáng)度或終端阻抗的調(diào)整如圖中的虛線所示。在本實(shí)施例中，驅(qū)動(dòng)器52和56分別與DLL72和74相關(guān)。接收器58與DLL76相關(guān)。如上所述，調(diào)整DLL以為讀寫(xiě)操作提供合適的定時(shí)延遲。Phy接口也可被配置來(lái)在進(jìn)行或不進(jìn)行調(diào)整的情況下執(zhí)行讀寫(xiě)操作。在進(jìn)行調(diào)整的對(duì)DDR3DIMMS的存儲(chǔ)器寫(xiě)操作期間，Phy接口延遲將每個(gè)DQS寫(xiě)入DIMM，使得在每個(gè)DRAM芯片上，DQS被視為與存儲(chǔ)器時(shí)鐘58合并。在進(jìn)行調(diào)整的讀操作期間，Phy接口也可補(bǔ)償由fly-by拓?fù)洚a(chǎn)生的延遲。由于較高數(shù)據(jù)速率操作的信號(hào)完整性問(wèn)題，Phy接口可以基于每個(gè)短脈沖串(或事務(wù)處理)動(dòng)態(tài)地改變DLL設(shè)置。Phy接口可以存儲(chǔ)系統(tǒng)中每個(gè)DMM的最佳元組DQ和DQS延遲設(shè)置。根據(jù)所訪問(wèn)的DIMM，Phy接口檢索合適的DLL設(shè)置并應(yīng)用這些設(shè)置。Phy接口可以根據(jù)所需的性能級(jí)別來(lái)調(diào)整其需要的功率。應(yīng)了解，何時(shí)改變功率上下文的決定可能來(lái)自多個(gè)來(lái)源。例如，操作系統(tǒng)可以決定需要改變上下文(例如，在設(shè)定的閑置期之后，通過(guò)用戶命令、時(shí)間表或類似指令)。或者，可以使用硬件來(lái)決定什么時(shí)候需要改變上下文。上下文改變是通過(guò)在與不同功率狀態(tài)相關(guān)的不同組Phy接口參數(shù)之間切換來(lái)實(shí)現(xiàn)。例如，高功率狀態(tài)(例如，較高存儲(chǔ)速度)和低功率狀態(tài)(例如，較低存儲(chǔ)速度)。每個(gè)功率狀態(tài)具有相關(guān)的Phy接口參數(shù)或上下文組(即，每一信號(hào)行的延遲元件設(shè)置、驅(qū)動(dòng)強(qiáng)度和終端阻抗)。如以下更詳細(xì)地描述，在功率狀態(tài)之間切換可以通過(guò)若干方式來(lái)實(shí)現(xiàn)。應(yīng)了解，本文所公開(kāi)的在多個(gè)功率狀態(tài)之間切換可以應(yīng)用到任何存儲(chǔ)器類型，并且不限于以用于以下實(shí)施例中的方式用于DDR存儲(chǔ)器。在本實(shí)施例中，存儲(chǔ)控制器18可以通過(guò)32位時(shí)間交替型單向配置總線80來(lái)訪問(wèn)CSR42。地址和命令(例如，讀、寫(xiě)、不執(zhí)行任何操作)在第一流水級(jí)中發(fā)送，然后是圖3所示的第二流水級(jí)中的數(shù)據(jù)。應(yīng)了解，CSR可以通過(guò)其它通信鏈路訪問(wèn)。在本實(shí)施例中，CSR地址空間寬16位，從而提供65，536個(gè)獨(dú)特的16位寄存器的空間。作為對(duì)提供如此大的空間的替代，地址被映射以提供以下功能:小芯片識(shí)別；小芯片內(nèi)廣播；補(bǔ)償廣播；小芯片實(shí)例識(shí)別(D3DBYTE、D3CLK和D3CMP是使用一次以上的小芯片)。圖4示出了 CSR尋址故障。只有一部分的CSR包括與給定功率狀態(tài)相關(guān)的值。為了促進(jìn)兩個(gè)功率狀態(tài)之間的低延遲切換，為每個(gè)功率狀態(tài)提供一組功率上下文敏感性CSR。返回圖2，第一組CSR與第一功率上下文-PhyPS [O] 44相關(guān)。另一組CSR與第二功率上下文-PhyPS [I] 46相關(guān)。應(yīng)了解，可以提供其它組CSR以支持用PhyPS[n]48表示的兩個(gè)以上功率狀態(tài)。提供倍增器或選擇電路50以在不同組CSR之間進(jìn)行選擇。Phy接口也包括對(duì)功率上下文不敏感的CSR。此類CSR適用于所有功率狀態(tài)。每個(gè)PhyPS中每個(gè)CSR的可編程字段如下表I匯總所示。
權(quán)利要求
1.一種控制存儲(chǔ)裝置的物理存儲(chǔ)接口的方法，所述方法包括: 存儲(chǔ)第一功率上下文和第二功率上下文； 提供多個(gè)可調(diào)延遲元件，所述可調(diào)延遲元件被配置來(lái)提供定時(shí)延遲以從所述存儲(chǔ)裝置讀取數(shù)據(jù)和將數(shù)據(jù)寫(xiě)入所述存儲(chǔ)裝置，每個(gè)可調(diào)延遲元件具有響應(yīng)于所述第一功率上下文和所述第二功率上下文中的一個(gè)所選功率上下文的延遲時(shí)間； 接收功率上下文改變請(qǐng)求；以及 基于所述功率上下文改變請(qǐng)求選擇所述第一功率上下文和所述第二功率上下文中的一個(gè)功率上下文。
2.如權(quán)利要求1所述的方法，其進(jìn)一步包括生成自刷新輸出，所述自刷新輸出被配置來(lái)選擇與所述存儲(chǔ)裝置相關(guān)的自刷新模式，然后才選擇所述第一功率上下文和所述第二功率上下文中的一個(gè)功率上下文。
3.如權(quán)利要求1所述的方法，其進(jìn)一步包括: 提供第一組寄存器，所述寄存器被配置來(lái)存儲(chǔ)所述第一功率上下文； 提供第二組寄存器，所述寄存器被配置來(lái)存儲(chǔ)所述第二功率上下文；以及 響應(yīng)于所述功率上下文 改變請(qǐng)求而選擇所述第一組寄存器和所述第二組寄存器中的一組寄存器。
4.如權(quán)利要求1所述的方法，其進(jìn)一步包括: 響應(yīng)于所述功率上下文改變請(qǐng)求而調(diào)整所述物理接口的至少一個(gè)驅(qū)動(dòng)器的可選驅(qū)動(dòng)強(qiáng)度。
5.如權(quán)利要求1所述的方法，其進(jìn)一步包括: 響應(yīng)于所述功率上下文改變請(qǐng)求而調(diào)整所述物理接口的至少一個(gè)接收器的可選終端阻抗。
6.如權(quán)利要求1所述的方法，其進(jìn)一步包括經(jīng)由第一存儲(chǔ)器訓(xùn)練階段生成所述第一功率上下文以及經(jīng)由第二存儲(chǔ)器訓(xùn)練階段生成所述第二功率上下文。
7.如權(quán)利要求1所述的方法，其進(jìn)一步包括在從高級(jí)配置和電源接口(ACPI)S3功率狀態(tài)恢復(fù)時(shí)還原所述第一功率上下文和所述第二功率上下文中的至少一個(gè)功率上下文。
8.如權(quán)利要求1所述的方法，其進(jìn)一步包括從南橋上的存儲(chǔ)位置檢索所述第一功率上下文和所述第二功率上下文。
9.如權(quán)利要求1所述的方法，其進(jìn)一步包括從北橋上的存儲(chǔ)位置檢索所述第一功率上下文和所述第二功率上下文。
10.一種存儲(chǔ)裝置的物理存儲(chǔ)接口，所述物理存儲(chǔ)接口包括: 多個(gè)寄存器，所述寄存器被配置來(lái)接收第一功率上下文和第二功率上下文； 選擇電路，所述選擇電路被配置來(lái)選擇所述第一功率上下文和所述第二功率上下文中的一個(gè)功率上下文；以及 多個(gè)可調(diào)延遲元件，所述可調(diào)延遲元件被配置來(lái)提供定時(shí)延遲以從所述存儲(chǔ)裝置讀取數(shù)據(jù)和將數(shù)據(jù)寫(xiě)入所述存儲(chǔ)裝置，每個(gè)可調(diào)延遲元件具有響應(yīng)于所述第一功率上下文和所述第二功率上下文中的一個(gè)所選功率上下文的延遲時(shí)間。
11.如權(quán)利要求10所述的物理存儲(chǔ)接口，其中所述選擇電路從存儲(chǔ)位置檢索所述第一功率上下文和第二功率上下文中的一個(gè)所選功率上下文。
12.如權(quán)利要求10所述的物理存儲(chǔ)接口，其進(jìn)一步包括: 第一組寄存器，所述寄存器被配置來(lái)存儲(chǔ)所述第一功率上下文；以及 第二組寄存器，所述寄存器被配置來(lái)存儲(chǔ)所述第二功率上下文，其中所述選擇電路被配置來(lái)在所述第一組寄存器與所述第二組寄存器之間進(jìn)行選擇。
13.如權(quán)利要求10所述的物理存儲(chǔ)接口，其進(jìn)一步包括多個(gè)驅(qū)動(dòng)器，每個(gè)驅(qū)動(dòng)器具有響應(yīng)于所述第一功率上下文和所述第二功率上下文中的一個(gè)所選功率上下文的可選驅(qū)動(dòng)強(qiáng)度。
14.如權(quán)利要求10所述的物理存儲(chǔ)接口，其進(jìn)一步包括多個(gè)接收器，每個(gè)接收器具有響應(yīng)于所述第一功率上下文和所述第二功率上下文中的一個(gè)所選功率上下文的可選終端阻抗。
15.如權(quán)利要求10所述的物理存儲(chǔ)接口，其中所述第一功率上下文通過(guò)第一存儲(chǔ)器訓(xùn)練階段確定，并且所述第二功率上下文通過(guò)第二存儲(chǔ)器訓(xùn)練階段確定。
16.如權(quán)利要求10所述的物理存儲(chǔ)接口，其進(jìn)一步包括物理存儲(chǔ)裝置的多個(gè)通道的接□。
17.如權(quán)利要求10所述的物理存儲(chǔ)接口，其中所述物理存儲(chǔ)接口位于中央處理單元(CPU)的芯片上。
18.如權(quán)利要求10所述的物理存儲(chǔ)接口，其進(jìn)一步包括存儲(chǔ)接口，所述存儲(chǔ)接口被配置來(lái)在從高級(jí)配置和電源接口(ACPI) S3功率狀態(tài)恢復(fù)時(shí)檢索所述第一功率上下文和所述第二功率上下文中的至少一個(gè)功率上下文。
19.如權(quán)利要求10所述的物理存儲(chǔ)接口，其進(jìn)一步包括存儲(chǔ)接口，所述存儲(chǔ)接口被配置來(lái)從存儲(chǔ)位置加載所述第一功率上下文和所述第二功率上下文。
20.如權(quán)利要求10所述的物理存儲(chǔ)接口，其進(jìn)一步包括連接到所述物理存儲(chǔ)接口的存儲(chǔ)裝置，所述存儲(chǔ)裝置被配置來(lái)用于使用與所述第一功率上下文和所述第二功率上下文中的一個(gè)所選功率上下文相關(guān)的定時(shí)延遲來(lái)讀取和寫(xiě)入數(shù)據(jù)。
全文摘要
本發(fā)明公開(kāi)一種物理存儲(chǔ)接口(PHY)和操作方法。所述PHY接口包括命令和狀態(tài)寄存器(CSR)，所述命令和狀態(tài)寄存器被配置來(lái)接收第一功率上下文和第二功率上下文。選擇電路被配置來(lái)在所述第一功率上下文與所述第二功率上下文之間切換。提供多個(gè)可調(diào)延遲元件，每個(gè)可調(diào)延遲元件具有響應(yīng)于所選功率上下文的延遲時(shí)間。配置的第一組CSR可以存儲(chǔ)所述第一功率上下文，并且配置的第二組CSR可以存儲(chǔ)所述第二功率上下文。所述PHY接口也可以包括多個(gè)驅(qū)動(dòng)器，每個(gè)驅(qū)動(dòng)器具有響應(yīng)于所選功率上下文的可選驅(qū)動(dòng)強(qiáng)度。所述PHY接口也可以包括多個(gè)接收器，每個(gè)接收器具有響應(yīng)于所選功率上下文的可選終端阻抗。在功率上下文之間切換可使得調(diào)整所述延遲元件、一個(gè)或多個(gè)驅(qū)動(dòng)器的驅(qū)動(dòng)強(qiáng)度和/或一個(gè)或多個(gè)接收器的終端阻抗。
文檔編號(hào)G06F13/42GK103168296SQ201180049362
公開(kāi)日2013年6月19日 申請(qǐng)日期2011年9月13日 優(yōu)先權(quán)日2010年9月13日
發(fā)明者肖恩·瑟爾斯, 尼古拉斯·T·漢弗萊斯, 布萊恩·W·阿米克, 理查德·W·里夫斯, 趙漢宇, 羅納德·L·佩蒂約翰 申請(qǐng)人:超威半導(dǎo)體公司