專利名稱：用于執(zhí)行浮點除法的方法和裝置的制作方法
技術領域：
本公開大體上涉及一種用于執(zhí)行浮點除法的方法和裝置。
背景技術：
針對如計算機圖形和非圖形計算機處理和計算的應用，已經在不同的計算機體系結構中以各種方式處理浮點數(shù)除法。例如，浮點除法用于在三維(3D)圖形建模和繪制中計算逆矩陣以產生3D圖形對象供輸出到顯示屏，或由平均(均值)濾波器使用來使圖像數(shù)據(jù)平滑和消除噪聲。浮點除法也用于數(shù)值算法，例如，特征向量和特征值的計算、線性函數(shù)或多項式的插值以及超越函數(shù)、有理函數(shù)和偏微分方程式的計算。許多指令集體系結構(ISA)定義了用于執(zhí)行浮點除法運算的計算機指令。作為電氣和電子工程師協(xié)會(IEEE)浮點算術標準(IEEE754，下文稱為“IEEE標準754”)的一部分，浮點除法運算在許多方面被定義。對于符合IEEE標準754的ISA，除對商進行數(shù)值計算之外，浮點除法的特例(例如，分子的無限或不定值和分母的無限、不定或零值)必須被識別并適當?shù)靥幚?，這可能需要實質性的邏輯運算。可以使用邏輯電路和微碼來完全實施用于浮點除法的這些指令。

圖1示出在中央處理單元(CPU) 100中執(zhí)行浮點除法運算的實例。CPU100包括具有專用浮點除法器104的浮點算術邏輯單元(ALU) 102。浮點ALU102可以執(zhí)行存儲在存儲器108中的DIVPD(緊縮雙精度浮點除法)指令106，在由CPU100執(zhí)行時DIVPD指令106使浮點除法器104執(zhí)行浮點除法運算?？梢詮募拇嫫?10讀出浮點除法運算的分子和分母，并且可以將結果寫入到寄存器110中。具體來說，商的數(shù)值計算和特例檢查和校正的功能全部由浮點除法器104以及Divro指令106實施。由于浮點除法比其他浮點運算復雜的性質，故浮點除法器104由大量的晶體管組成，由此增加了 CPUlOO的成本和占模面積。尤其地，因為浮點除法器104的數(shù)量取決于CPUlOO中的“核心”的數(shù)量，所以在試圖將同一浮點除法器104和指令106應用于圖形處理單元(GPU)或GPU上的通用計算(GPGPU)設計時，由于與CPU相比GPU或GPGPU通常具有用于并行流處理的更大量的“核心”的事實，這樣的問題會進一步加劇。另一方面，在認識到使用專用邏輯電路和指令完全實施浮點除法運算的問題后，一些計算機體系結構完全地省略了專用的浮點除法指令。這些計算機體系結構轉而使用已知的迭代算法(例如，牛頓-拉弗森方法)而不使用專用浮點除法指令和浮點除法器來實施浮點除法運算。例如，圖2示出使用存儲在存儲器202中的指令(包括至少一個浮點加法/減法指令204和浮點乘法指令206)以及不具有專用浮點除法器的一個或多個浮點ALU212中的一個或多個浮點加法器/減法器208和浮點乘法器210來在GPU200中實施浮點除法運算的實例。在這個實例中，根據(jù)快速收斂的使用浮點加法/減法和乘法運算的逐次近似計算法，對浮點除法的商進行數(shù)值計算。與圖1中所示的專用浮點除法器104和指令106相比，圖2中的浮點加法器/減法器208和浮點乘法器210的設計不那么復雜。因此，這些計算機體系結構就浮點除法運算來說更具成本效益。然而，迭代算法只對浮點除法的商進行數(shù)值計算。如上文所述，為了符合IEEE標準754，需要如條件指令(例如，條件移動、條件轉移和條件陷阱)和邏輯指令214的額外的指令來識別和處理浮點除法的特例。在這種情況下，由于增加了特例檢查和校正的功能，浮點除法運算的執(zhí)行時間從而大大增加。例如，圖2中的浮點除法運算可能需要多達30個額外的條件和邏輯指令214，這些指令需要多達30個時鐘周期來執(zhí)行。因此，盡管在圖2中設計的復雜性和成本降低了，但是浮點除法運算的執(zhí)行時間增加了，以便符合IEEE標準754中特例處理的要求。此外，除提供浮點除法結果之外，IEEE標準754也定義了在出現(xiàn)時應通知的異常(例如，無效運算、除數(shù)為零等)。信號為被通知的異常調用默認或替代處理，例如，啟用陷阱序列的處理，這將中斷正常的指令執(zhí)行流。對于每種異常，實施方案應提供對應的狀態(tài)標志。一些計算機體系結構盡管具有特例檢查和校正的功能，但是缺少異常狀態(tài)標志，因此不完全符合IEEE標準754。因此，需要用于執(zhí)行浮點除法的改進的方法和裝置。附圖簡述鑒于以下圖式隨附的以下描述，將更容易理解實施方案，其中相同的參考數(shù)字表示相同的元件，其中:圖1為圖示在中央處理單元中實施浮點除法運算的一個實例的方框圖；圖2為圖示在圖形處理單元中實施浮點除法運算的一個實例的方框圖；圖3為圖示根據(jù)本公開中陳述的一個實施方案的包括輸入檢查/輸出校正浮點除法邏輯的裝置的一個實例的方框圖；圖4為圖示圖3中所示的輸入檢查/輸出校正浮點除法邏輯的一個實例的方框圖；圖5為圖3中所示的浮點除法修復指令的示例性指令格式；圖6為圖3中所示的浮點除法修復指令的另一示例性指令格式；圖7為圖3中所示的任意位模式的示例性格式；圖8為圖示根據(jù)本公開中陳述的一個實施方案的用于執(zhí)行浮點除法的方法的一個實例的流程圖；圖9為圖示用于執(zhí)行浮點除法的方法的另一實例的流程圖；以及圖10為圖示用于執(zhí)行浮點除法的方法的又一實例的流程圖。
具體實施例方式簡言之，在一個實例中，一種方法和裝置使用浮點除法修復指令(例如，指令、命令、信號或其他指示符)來執(zhí)行浮點除法，浮點除法修復指令使輸入檢查/輸出校正浮點除法邏輯檢查表示分子的第一輸入和表示分母的第二輸入以確定是否出現(xiàn)浮點除法的特例。另外，輸入檢查/輸出校正浮點除法邏輯基于所確定的浮點除法的特例和表示候選商的第三輸入提供表示浮點除法結果的輸出。例如，浮點除法修復指令可以是在一個時鐘周期中執(zhí)行的單一指令，或包含輸入檢查指令和輸出校正指令，其中每個指令在一個時鐘周期中執(zhí)行。輸入檢查/輸出校正浮點除法邏輯可以是例如圖形處理單元的一部分。除了其他的優(yōu)勢，例如，用于執(zhí)行浮點除法的方法和裝置提供使浮點除法的實施能夠更短暫且更快速同時仍符合IEEE標準754的能力。仍使用現(xiàn)有的浮點加法器/減法器和乘法器以及對應的指令通過迭代算法來計算浮點除法的數(shù)值部分，由此使本方法和裝置具有成本效益。另一方面，通過應用輸入檢查/輸出校正浮點除法邏輯和對應的浮點除法修復指令，可以替換用于識別和處理浮點除法的特例的多個耗時的條件和邏輯指令(多達30個指令)，以便減少執(zhí)行時間。在一個實例中，裝置包括具有浮點算術邏輯單元的處理器，浮點算術邏輯單元包括輸入檢查/輸出校正浮點除法邏輯。輸入檢查/輸出校正浮點除法邏輯響應于可由浮點算術邏輯單元執(zhí)行的浮點除法修復指令，浮點除法修復指令使輸入檢查/輸出校正浮點除法邏輯檢查表示分子的第一輸入和表示分母的第二輸入以確定是否出現(xiàn)浮點除法的特例。浮點除法修復指令也使輸入檢查/輸出校正浮點除法邏輯基于所確定的浮點除法的特例和表示候選商的第三輸入提供表示浮點除法結果的輸出。輸入檢查/輸出校正浮點除法邏輯可以包括多個特例檢測電路，其可操作以檢查表示分子的第一輸入和表示分母的第二輸入以確定是否出現(xiàn)浮點除法的特例。這多個特例檢測電路可以包括可操作以確定分子或分母是否為非數(shù)的非數(shù)檢測電路、可操作以確定分子或分母是否為零的零檢測電路以及可操作以確定分子或分母是否為無窮大的無窮大檢測電路。這多個特例檢測電路還可以包括溢出/下溢檢測電路，其可操作以基于分子和分母確定是否出現(xiàn)溢出或下溢。輸入檢查/輸出校正浮點除法邏輯還可以包括優(yōu)先級多路復用器，其可操作以基于所確定的浮點除法的特例和表示候選商的第三輸入提供表示浮點除法結果的輸出。處理器可以包括多個寄存器，其可操作以存儲分子、分母、候選商和浮點除法結果。浮點算術邏輯單元也可以包括至少一個浮點加法器/減法器和至少一個浮點乘法器。該至少一個浮點加法器/減法器和浮點乘法器響應于可由浮點算術邏輯單元執(zhí)行的多個指令，這些指令使至少一個浮點加法器/減法器和浮點乘法器基于分子和分母對候選商進行數(shù)值計算，而不考慮浮點除法的特例。輸入檢查/輸出校正浮點除法邏輯可以進一步響應于可由浮點算術邏輯單元執(zhí)行的浮點除法修復指令，浮點除法修復指令使輸入檢查/輸出校正浮點除法邏輯在不出現(xiàn)浮點除法的特例的情況下提供候選商作為表示浮點除法結果的輸出。輸入檢查/輸出校正浮點除法邏輯也可以響應于可由浮點算術邏輯單元執(zhí)行的浮點除法修復指令，浮點除法修復指令使輸入檢查/輸出校正浮點除法邏輯在出現(xiàn)浮點除法的特例的情況下提供浮點除法的對應的特殊值作為表示浮點除法結果的輸出。浮點除法的特殊值可以選自非數(shù)、零、無窮大、最大浮點常數(shù)和最小浮點常數(shù)中的至少一個。在一個實例中，輸入檢查/輸出校正浮點除法邏輯包括符號位設置邏輯，其可操作地與優(yōu)先級多路復用器連接且可操作以基于表示分子的第一輸入的符號位和表示分母的第二輸入的符號位設置表示浮點除法結果的輸出的符號位。在另一實例中，表示浮點除法結果的輸出為輸入檢查/輸出校正浮點除法邏輯的第一輸出。輸入檢查/輸出校正浮點除法邏輯也包括異常標志邏輯，其可操作以基于表示分子的第一輸入和表示分母的第二輸入確定異常狀態(tài)標志。異常標志邏輯進一步可操作以提供輸入檢查/輸出校正浮點除法邏輯的表示異常狀態(tài)標志的第二輸出。在又一實例中，輸入檢查/輸出校正浮點除法邏輯包括任意位模式編碼器，其可操作以編碼指示是否出現(xiàn)浮點除法的特例的任意位模式。任意位模式編碼器進一步可操作以將任意位模式存儲在多個寄存器中的一個中。除了其他的優(yōu)勢，用于執(zhí)行浮點除法的本方法和裝置提供使浮點除法的實施能夠更短暫且更快速同時仍符合IEEE標準754的能力。仍使用現(xiàn)有的浮點加法器/減法器和乘法器以及對應的指令通過迭代算法來計算浮點除法的數(shù)值部分，由此使本方法和裝置具有成本效益。另一方面，通過應用輸入檢查/輸出校正浮點除法邏輯和對應的浮點除法修復指令，可以替換用于識別和處理浮點除法的特例的多個耗時的條件和邏輯指令(多達30個指令)，以便減少執(zhí)行時間。因此，提出的技術可以適合于并行流處理器，例如，單指令多數(shù)據(jù)(SMD)處理器，如用于計算機圖形和/或非圖形處理和計算的圖形處理單元(GPU)和/或GPU上的通用計算(GPGPU)。此外，用于執(zhí)行浮點除法的本方法和裝置可以符合IEEE標準754。因此，提出的技術可以保持較低的處理器設計和制造成本的益處以及迭代算法實施的靈活性的益處，同時具有低指令數(shù)和快的執(zhí)行速度。本領域普通技術人員將認識到其他優(yōu)勢。圖3圖示包括集成電路302的裝置300的一個實例，集成電路302包括處理器304。例如，裝置300可以是(但不限于)膝上型計算機、臺式計算機、媒體中心、手持設備(例如，移動或智能電話、平板計算機等)、藍光(Blu-ray )播放器、游戲控制臺、機頂盒、打印機或任何其他適合的設備。集成電路302可以是具有一個或多個處理器304的任何適合的電路。除處理器304之外，集成電路302也可以包括在本領域中已知的任何其他適合的電路，例如，高速緩沖存儲器和輸入/輸出(I/O)接口電路等。處理器304可以是(但不限于)GPU、中央處理單元(CPU)、GPGPU或加速處理單元(APU)、數(shù)字信號處理器(DSP)或任何其他適合的處理器。裝置300可以包括一個或多個顯示屏306或可操作地與一個或多個顯示屏306耦接。例如，處理器304可以是用于產生圖像數(shù)據(jù)308的GPU，圖像數(shù)據(jù)308表示顯示在顯示屏306上的圖像的至少一部分。處理器304可以包括浮點ALU310、寄存器312和存儲器314。寄存器312可以是處理器304上的處理器寄存器或通用寄存器，其內容可以比從其他地方可獲得的存儲更快速地被訪問。優(yōu)選地，在這個實例中的寄存器312包括存儲浮點數(shù)(例如，浮點分子、分母和商)的浮點寄存器。寄存器312也可以包括存儲當前正被執(zhí)行的指令的指令寄存器和用于存儲IEEE標準754所要求的異常狀態(tài)標志的控制和狀態(tài)寄存器。浮點ALU310可以讀取或寫入存儲在寄存器312中的數(shù)據(jù)。存儲器314可以是在本領域中已知的任何適合的存儲器，其永久或臨時地存儲可由浮點ALU310執(zhí)行的多個指令316-320(例如，指令、命令、信號或其他指示符)。在這個實例中，存儲器314為處理器304的指令高速緩存或指令緩沖器以加快可執(zhí)行指令獲取的速度。在其他實例中，存儲器314也可以是可操作地連接至處理器304的主存儲器。指令316-320包括浮點除法修復指令316、浮點加法/減法指令318和浮點乘法指令320，以及任何其他適合的指令(若需要)。在這個實例中，浮點ALU310為專用于執(zhí)行浮點運算的ALU。如圖3中所示，處理器304可以包括執(zhí)行并行浮點運算以進行流處理的一個以上的浮點ALU310。浮點ALU310可以接收和執(zhí)行指令，并且根據(jù)指令的執(zhí)行來執(zhí)行浮點運算。浮點ALU310可以包括至少一個浮點加法器/減法器322和至少一個浮點乘法器324，其可以響應于包括浮點加法/減法指令318和乘法指令320的多個指令而對浮點除法的商進行數(shù)值計算。如上所述，浮點加法器/減法器322和乘法器324不識別和處理浮點除法的特例；并且浮點加法/減法指令318和乘法指令320將分子和分母假設為正規(guī)數(shù)并執(zhí)行迭代算法以向輸入檢查/輸出校正浮點除法邏輯326提供候選商328。
浮點ALU310包括輸入檢查/輸出校正浮點除法邏輯326。本文中提及的“邏輯”為可以實現(xiàn)所需功能的任何適合的電路，并且可以是數(shù)字電路、模擬電路、混合模擬-數(shù)字電路或任何適合的電路。輸入檢查/輸出校正浮點除法邏輯326響應于可由浮點ALU310執(zhí)行的浮點除法修復指令316。在這個實例中，浮點除法修復指令316的執(zhí)行使輸入檢查/輸出校正浮點除法邏輯326從寄存器312檢查浮點除法的分子和分母以確定是否出現(xiàn)浮點除法的特例，以及基于所確定的特例和由浮點加法器/減法器322和乘法器324計算的候選商328提供經過校正的浮點除法結果。圖4圖示輸入檢查/輸出校正浮點除法邏輯326的一個實例。輸入檢查/輸出校正浮點除法邏輯326具有至少接收分子400的第一輸入、接收分母402的第二輸入和從寄存器312接收候選商328的第三輸入。必要時，可以直接從浮點加法器/減法器322和乘法器324接收候選商328。分子400、分母402和候選商328為浮點數(shù)，例如(但不限于)單精度(32位)浮點數(shù)、雙精度(64位)浮點數(shù)、單擴展精度O 43位)浮點數(shù)和雙擴展精度
79位)浮點數(shù)。另外，輸入檢查/輸出校正浮點除法邏輯326具有至少提供浮點除法結果404的第一輸出和向寄存器312或必要時直接向處理器304中的任何邏輯提供異常狀態(tài)標志406的第二輸出。在這個實例中，輸入檢查/輸出校正浮點除法邏輯326包括多個特例檢測電路408-414，其可操作以檢查分子400和分母402以確定是否出現(xiàn)浮點除法的特例。這多個特例檢測電路408-414包括“非數(shù)”(NaN)檢測電路408、無窮大(inf)檢測電路410、零檢測電路412和溢出/下溢檢測電路414。特例檢測電路408-414中的每個可操作以檢查由IEEE標準754定義的浮點除法的一個或多個具體特例。輸入檢查/輸出校正浮點除法邏輯326也可以包括反向規(guī)格化數(shù)(denorm)檢測電路416，其可操作以檢查分子400或分母402是否為反向規(guī)格化數(shù)。在這個實例中，反向規(guī)格化數(shù)檢測電路416不用于提供浮點除法結果404，而是用于產生異常狀態(tài)標志406?？梢詧?zhí)行下文所述的功能的任何組合邏輯可以被用作特例檢測電路408-414和反向規(guī)格化數(shù)檢測電路416。例如，NaN檢測電路408檢查分子400和分母402的指數(shù)和分數(shù)位以確定分子400是否為NaN和分母402是否為NaN。NaN檢測電路408的兩個輸出分別指 示分子400或分母402是否為NaN。這同樣將適用于inf檢測電路410和零檢測電路412。表I匯總了用來確定浮點數(shù)是否為NaN、inf、零或反向規(guī)格化數(shù)的條件。表I
權利要求
1.一種集成電路，其包含: 處理器，其包含: 浮點算術邏輯單元(ALU)，其包含響應于可由所述浮點ALU執(zhí)行的浮點除法修復指令的輸入檢查/輸出校正浮點除法邏輯，所述浮點除法修復指令使所述輸入檢查/輸出校正浮點除法邏輯: 檢查所述輸入檢查/輸出校正浮點除法邏輯的表示分子的第一輸入和表示分母的第二輸入以確定是否出現(xiàn)浮點除法的特例；以及 基于所確定的浮點除法的特例和所述輸入檢查/輸出校正浮點除法邏輯的表示候選商的第三輸入提供所述輸入檢查/輸出校正浮點除法邏輯的表示浮點除法結果的輸出。
2.如權利要求1所述的集成電路，其中所述輸入檢查/輸出校正浮點除法邏輯包含: 多個特例檢測電路，其可操作以檢查所述輸入檢查/輸出校正浮點除法邏輯的表示所述分子的所述第一輸入和表示所述分母的所述第二輸入以確定是否出現(xiàn)浮點除法的所述特例；以及 優(yōu)先級多路復用器，其可操作以基于所確定的浮點除法的特例和所述輸入檢查/輸出校正浮點除法邏輯的表示所述候選商的所述第三輸入提供所述輸入檢查/輸出校正浮點除法邏輯的表示所述浮點除法結果的所述輸出；且 其中所述處理器進一步包含多個寄存器，其可操作地連接至所述輸入檢查/輸出校正浮點除法邏輯且可操作以存儲所述分子、所述分母、所述候選商和所述浮點除法結果。
3.如權利要求1所述的集 成電路，其中所述浮點除法修復指令為在一個時鐘周期中執(zhí)行的單一指令。
4.如權利要求1所述的集成電路，其中所述浮點除法修復指令包含輸入檢查指令和輸出校正指令；并且其中所述輸入檢查指令和輸出校正指令中的每個在一個時鐘周期中執(zhí)行。
5.如權利要求2所述的集成電路，其中所述浮點ALU進一步包含至少一個浮點加法器/減法器和至少一個浮點乘法器；且 其中所述至少一個浮點加法器/減法器和浮點乘法器響應于可由所述浮點ALU執(zhí)行的多個指令，所述指令使所述至少一個浮點加法器/減法器和浮點乘法器基于所述分子和所述分母對所述候選商進行數(shù)值計算，而不考慮浮點除法的所述特例。
6.如權利要求5所述的集成電路，其中所述輸入檢查/輸出校正浮點除法邏輯進一步響應于可由所述浮點ALU執(zhí)行的所述浮點除法修復指令，所述浮點除法修復指令使所述輸入檢查/輸出校正浮點除法邏輯在不出現(xiàn)浮點除法的所述特例的情況下提供所述候選商作為所述輸入檢查/輸出校正浮點除法邏輯的表示所述浮點除法結果的所述輸出。
7.如權利要求2所述的集成電路，其中所述輸入檢查/輸出校正浮點除法邏輯進一步響應于可由所述浮點ALU執(zhí)行的所述浮點除法修復指令，所述浮點除法修復指令使所述輸入檢查/輸出校正浮點除法邏輯在出現(xiàn)浮點除法的所述特例的情況下提供浮點除法的對應的特殊值作為所述輸入檢查/輸出校正浮點除法邏輯的表示所述浮點除法結果的所述輸出。
8.如權利要求7所述的集成電路，其中所述多個特例檢測電路包含: 非數(shù)(NaN)檢測電路，其可操作以確定所述分子或所述分母是否為NaN;零檢測電路，其可操作以確定所述分子或所述分母是否為零； 無窮大檢測電路，其可操作以確定所述分子或所述分母是否為無窮大；以及溢出/下溢檢測電路，其可操作以基于所述分子和所述分母確定是否出現(xiàn)溢出或下溢；且 其中浮點除法的所述特殊值選自NaN、零、無窮大、最大浮點常數(shù)和最小浮點常數(shù)中的至少一個。
9.如權利要求2所述的集成電路，其中所述輸入檢查/輸出校正浮點除法邏輯進一步包含符號位設置邏輯，其可操作地連接至所述優(yōu)先級多路復用器，且可操作以基于所述輸入檢查/輸出校正浮點除法邏輯的表示所述分子的所述第一輸入的符號位和表示所述分母的所述第二輸入的符號位設置表示所述浮點除法結果的所述輸出的符號位。
10.如權利要求2所述的集成電路，其中表示所述浮點除法結果的所述輸出為所述輸入檢查/輸出校正浮點除法邏輯的第一輸出；且 其中所述輸入檢查/輸出校正浮點除法邏輯進一步包含異常標志邏輯，其可操作以:基于所述輸入檢查/輸出校正浮點除法邏輯的表示所 述分子的所述第一輸入和表示所述分母的所述第二輸入確定異常狀態(tài)標志；以及 提供所述輸入檢查/輸出校正浮點除法邏輯的表示所述異常狀態(tài)標志的第二輸出。
11.如權利要求2所述的集成電路，其中所述輸入檢查/輸出校正浮點除法邏輯進一步包含任意位模式編碼器，其可操作以: 編碼指示是否出現(xiàn)浮點除法的所述特例的任意位模式；以及 將所述任意位模式存儲在所述多個寄存器中的一個中。
12.如權利要求1所述的集成電路，其中所述輸入檢查/輸出校正浮點除法邏輯為圖形處理單元(GPU)的部分。
13.如權利要求1所述的集成電路，其中所述處理器可操作以基于所述輸入檢查/輸出校正浮點除法邏輯的表示所述浮點除法結果的所述輸出產生圖像的至少一部分。
14.一種方法，其包含: 處理浮點除法修復指令；以及 基于所處理的浮點除法修復指令，促使輸入檢查/輸出校正浮點除法邏輯: 檢查所述輸入檢查/輸出校正浮點除法邏輯的表示分子的第一輸入和表示分母的第二輸入以確定是否出現(xiàn)浮點除法的特例；以及 基于所確定的浮點除法的特例和所述輸入檢查/輸出校正浮點除法邏輯的表示候選商的第三輸入提供所述輸入檢查/輸出校正浮點除法邏輯的表示浮點除法結果的輸出。
15.如權利要求14所述的方法，其中促使包含使所述輸入檢查/輸出校正浮點除法邏輯接收所述輸入檢查/輸出校正浮點除法邏輯的表示所述候選商的所述第三輸入，基于所述分子和所述分母對所述候選商進行數(shù)值計算，而不考慮浮點除法的所述特例。
16.如權利要求14所述的方法，其中所述浮點除法修復指令為在一個時鐘周期中執(zhí)行的單一指令。
17.如權利要求14所述的方法，其中所述浮點除法修復指令包含輸入檢查指令和輸出校正指令；并且其中所述輸入檢查指令和輸出校正指令中的每個在一個時鐘周期中執(zhí)行。
18.如權利要求15所述的方法，其中促使包含使所述輸入檢查/輸出校正浮點除法邏輯在不出現(xiàn)浮點除法的所述特例的情況下提供所述候選商作為所述輸入檢查/輸出校正浮點除法邏輯的表示所述浮點除法結果的所述輸出。
19.如權利要求14所述的方法，其中促使包含使所述輸入檢查/輸出校正浮點除法邏輯在出現(xiàn)浮點除法的所述特例的情況下提供浮點除法的對應的特殊值作為所述輸入檢查/輸出校正浮點除法邏輯的表示所述浮點除法結果的所述輸出。
20.如權利要求14所述的方法，其中促使包含使所述輸入檢查/輸出校正浮點除法邏輯基于所述輸入檢查/輸出校正浮點除法邏輯的表示所述分子的所述第一輸入的符號位和表示所述分母的所述第二輸入的符號位設置所述輸入檢查/輸出校正浮點除法邏輯的表示所述浮點除法結果的所述輸出的符號位。
21.如權利要求14所述的方法，其中表示所述浮點除法結果的所述輸出為所述輸入檢查/輸出校正浮點除法邏輯的第一輸出；且 其中促使包含使所述輸入檢查/輸出校正浮點除法邏輯: 基于所述輸入檢查/輸出校正浮點除法邏輯的表示所述分子的所述第一輸入和表示所述分母的所述第二輸入確定異常狀態(tài)標志；以及 提供所述輸入檢查/輸出校正浮點除法邏輯的表示所述異常狀態(tài)標志的第二輸出。
22.如權利要求14所述的方法，其中促使包含使所述輸入檢查/輸出校正浮點除法邏輯: 編碼指示是否出現(xiàn)浮點除法的所述特例的任意位模式；以及 將所述任意位模式存儲在寄存器中。
23.一種裝置，其包含: 浮點算術邏輯單元(ALU)，其包含響應于可由所述浮點ALU執(zhí)行的浮點除法修復指令的輸入檢查/輸出校正浮點除法邏輯，所述浮點除法修復指令使所述輸入檢查/輸出校正浮點除法邏輯: 檢查所述輸入檢查/輸出校正浮點除法邏輯的表示分子的第一輸入和表示分母的第二輸入以確定是否出現(xiàn)浮點除法的特例；以及 基于所確定的浮點除法的特例和所述輸入檢查/輸出校正浮點除法邏輯的表示候選商的第三輸入提供所述輸入檢查/輸出校正浮點除法邏輯的表示浮點除法結果的輸出；且 其中所述裝置可操作以基于所述輸入檢查/輸出校正浮點除法邏輯的表示所述浮點除法結果的所述輸出產生圖像的至少一部分。
24.一種計算機可讀介質，其存儲可由一個或多個集成電路設計系統(tǒng)執(zhí)行的指令，所述指令使所述一個或多個集成電路設計系統(tǒng)設計包含處理器的集成電路，所述處理器包含: 浮點算術邏輯單元(ALU)，其包含響應于可由所述浮點ALU執(zhí)行的浮點除法修復指令的輸入檢查/輸出校正浮點除法邏輯，所述浮點除法修復指令使所述輸入檢查/輸出校正浮點除法邏輯: 檢查所述輸入檢查/輸出校正浮點除法邏輯的表示分子的第一輸入和表示分母的第二輸入以確定是否出現(xiàn)浮點除法的特例；以及 基于所確定的浮點除法的特例和所述輸入檢查/輸出校正浮點除法邏輯的表示候選商的第三輸入提供所述輸入檢查/輸出校正浮點除法邏輯的表示浮點除法結果的輸出。
全文摘要
一種方法和裝置提供使用輸入檢查/輸出校正浮點除法邏輯和浮點除法修復指令(例如，指令、命令、信號或其他指示符)執(zhí)行浮點除法。在一個實例中，裝置包括具有浮點算術邏輯單元(ALU)的處理器，浮點算術邏輯單元包括輸入檢查/輸出校正浮點除法邏輯。輸入檢查/輸出校正浮點除法邏輯響應于可由浮點ALU執(zhí)行的浮點除法修復指令，浮點除法修復指令使輸入檢查/輸出校正浮點除法邏輯檢查表示分子的第一輸入和表示分母的第二輸入以確定是否出現(xiàn)浮點除法的特例。浮點除法修復指令也使輸入檢查/輸出校正浮點除法邏輯基于所確定的浮點除法的特例和表示候選商的第三輸入提供表示浮點除法結果的輸出。
文檔編號G06F9/30GK103180820SQ201180051392
公開日2013年6月26日 申請日期2011年9月2日 優(yōu)先權日2010年9月3日
發(fā)明者詹姆斯·卡寧厄姆, 杰弗里·T·布雷迪, 克里斯托夫·L·斯潘塞 申請人:超威半導體公司