專利名稱：同步數(shù)據(jù)處理系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及數(shù)據(jù)處理系統(tǒng)，且更具體涉及同步數(shù)據(jù)處理系統(tǒng)中可靠數(shù)據(jù)傳輸。
背景技術(shù)：
近年來(lái)，隨著諸如微型計(jì)算機(jī)的數(shù)據(jù)處理系統(tǒng)的運(yùn)行速度不斷提高，諸如微處理器的外圍設(shè)備以及諸如同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)的存儲(chǔ)器裝置的運(yùn)行速度也進(jìn)一步提高，以便提升上述系統(tǒng)的性能。連接處理器和外圍設(shè)備的總線的工作頻率也進(jìn)一步提高。但是，隨著頻率的提高，傳輸延遲和PVT變化在數(shù)據(jù)傳輸中變得日益明顯。通常，在同步數(shù)據(jù)處理系統(tǒng)中，在諸如存儲(chǔ)器控制器和存儲(chǔ)器裝置的部件之間傳輸?shù)臄?shù)據(jù)信號(hào)和時(shí)鐘之間存在相位差或時(shí)滯。這種相位時(shí)滯的發(fā)生歸因于傳輸延遲以及處 理、電壓和溫度(PVT)的變化。隨著頻率增加，會(huì)增大相位時(shí)滯，這會(huì)在讀或?qū)懖僮鬟^(guò)程中導(dǎo)致錯(cuò)誤的數(shù)據(jù)采樣。降低相位時(shí)滯的一種途徑是采用鎖相環(huán)(PLL)電路，從而改善數(shù)據(jù)采樣。圖I是具有PLL電路12的常規(guī)數(shù)據(jù)處理系統(tǒng)10的框圖。數(shù)據(jù)處理系統(tǒng)10包括存儲(chǔ)器控制器14和存儲(chǔ)器模塊16。存儲(chǔ)器控制器14包括PLL電路12，其用于補(bǔ)償存儲(chǔ)器控制器14和存儲(chǔ)器模塊16之間傳輸?shù)臄?shù)據(jù)信號(hào)和時(shí)鐘之間的任何相位時(shí)滯。在操作中，存儲(chǔ)器控制器14從時(shí)鐘信號(hào)發(fā)生器(未示出)接收饋送至讀和寫數(shù)據(jù)緩沖器20和22的輸入時(shí)鐘信號(hào)(IP_CLK) 18。存儲(chǔ)器控制器14還產(chǎn)生用于存儲(chǔ)器模塊16的存儲(chǔ)器時(shí)鐘信號(hào)23。這里，在存儲(chǔ)器控制器14和存儲(chǔ)器模塊16之間傳輸?shù)臄?shù)據(jù)信號(hào)(IP_DATA和MEM_DATA)通常由附圖標(biāo)記24和26表示。如所示，存儲(chǔ)器時(shí)鐘信號(hào)(MEM_CLK) 23在存儲(chǔ)器控制器14和存儲(chǔ)器模塊16之間是半程回送的，且信號(hào)(CLK_IN)28中的時(shí)鐘被饋送到PLL電路12以產(chǎn)生時(shí)鐘輸出信號(hào)(CLK_0UT)30。這種反饋機(jī)制改善了數(shù)據(jù)采樣。因此，校準(zhǔn)了存儲(chǔ)器控制器14和存儲(chǔ)器模塊16觀測(cè)到的時(shí)鐘信號(hào)，由此在讀和寫操作過(guò)程中為數(shù)據(jù)傳輸提供一個(gè)全循環(huán)。雖然具有回送信號(hào)CLK_IN 28的PLL電路12改善了系統(tǒng)的數(shù)據(jù)采樣，但是其局限性在于其僅在存儲(chǔ)器控制器14和存儲(chǔ)器模塊16之間的傳輸延遲小于一個(gè)時(shí)鐘周期時(shí)工作。圖2是用于圖I中所示的數(shù)據(jù)處理系統(tǒng)10的數(shù)據(jù)讀和寫周期的時(shí)序圖。在所示實(shí)施例中，存儲(chǔ)器時(shí)鐘信號(hào)和回送信號(hào)周期由附圖標(biāo)記50和52表示。存儲(chǔ)器時(shí)鐘信號(hào)和回送信號(hào)50和52是相位對(duì)準(zhǔn)的。此外，在寫操作過(guò)程中由存儲(chǔ)器控制器14發(fā)送(launch)并由存儲(chǔ)器模塊16接收的數(shù)據(jù)信號(hào)由附圖標(biāo)記54和56表示。類似地，由存儲(chǔ)器模塊16傳輸并由存儲(chǔ)器控制器14讀取的數(shù)據(jù)信號(hào)分別由附圖標(biāo)記58和60表示。在寫周期中，在時(shí)鐘信號(hào)52 (與CLK_IN相位對(duì)準(zhǔn)的IP_CLK)的正沿處，從寫數(shù)據(jù)緩沖器22發(fā)送數(shù)據(jù)(IP_DATA) 54，且其通過(guò)存儲(chǔ)器模塊16接收而作為MEM_DATA 56。在讀周期中，在存儲(chǔ)器時(shí)鐘信號(hào)(MEM_CLK) 50的正沿處，從存儲(chǔ)器模塊72發(fā)送MEM_DATA 58且其由存儲(chǔ)器控制器14讀取而作為IP_DATA 60。
如圖所示，PLL電路12不能在傳輸延遲為大約一個(gè)時(shí)鐘周期或更大時(shí)，在寫和讀周期過(guò)程中對(duì)相位時(shí)滯進(jìn)行補(bǔ)償，如附圖標(biāo)記62和64所示。不幸的是，這會(huì)導(dǎo)致錯(cuò)誤的數(shù)據(jù)采樣。此外，PLL電路占據(jù)電路板上的大面積區(qū)域，且其通常設(shè)計(jì)用于預(yù)定頻帶，且這種PLL電路的特性是緩慢的(tedious),且如上所述,易受變化的PVT情況的影響。因此需要一種數(shù)據(jù)處理系統(tǒng)，其能在已知變化的傳輸延遲和PVT情況下保證可靠的數(shù)據(jù)傳輸。


通過(guò)舉例的方式說(shuō)明本發(fā)明，且本發(fā)明并不限于附圖所示的實(shí)施例，其中，相同的附圖標(biāo)記表示類似的元件。出于簡(jiǎn)化和清楚的目的，附圖中所示的元件不必按比例繪制。例如，出于清楚的目的，層和區(qū)域的厚度可被放大。圖I是具有PLL電路的常規(guī)數(shù)據(jù)處理系統(tǒng)的框圖；圖2示出用于圖I的數(shù)據(jù)處理系統(tǒng)的數(shù)據(jù)讀和寫周期的示例性時(shí)序圖；圖3示出根據(jù)本發(fā)明一個(gè)實(shí)施例的同步數(shù)據(jù)處理系統(tǒng)的示例性構(gòu)造；圖4示出用于圖3中的同步數(shù)據(jù)處理系統(tǒng)的數(shù)據(jù)讀和寫周期的示例性時(shí)序圖；圖5示出圖3中所示的同步數(shù)據(jù)處理系統(tǒng)的另一示例性構(gòu)造；圖6是示出根據(jù)本發(fā)明、利用圖3的同步數(shù)據(jù)處理系統(tǒng)來(lái)采樣分組化數(shù)據(jù)的方法的流程圖；以及圖7是示出根據(jù)本發(fā)明、利用圖5的同步數(shù)據(jù)處理系統(tǒng)來(lái)采樣具有有效信號(hào)的數(shù)據(jù)的方法的流程圖。
具體實(shí)施例方式本文公開了本發(fā)明的詳細(xì)說(shuō)明性實(shí)施例。但是，本文公開的特定結(jié)構(gòu)和功能細(xì)節(jié)僅為代表性的，其用于說(shuō)明本發(fā)明的示例性實(shí)施例。本發(fā)明可以以多種替換形式來(lái)實(shí)施，且不應(yīng)理解為僅局限于本文所述的實(shí)施例。此外，本文使用的術(shù)語(yǔ)僅用于說(shuō)明特定實(shí)施例，且不應(yīng)理解為對(duì)本發(fā)明示例性實(shí)施例的限制。如本文所用，除非上下文中清楚指明，否則單數(shù)形式“一” (a, an)和“所述”(the)還旨在包括復(fù)數(shù)形式。還應(yīng)理解的是，術(shù)語(yǔ)“包含”和/或“包括”列舉存在的規(guī)定的特征、步驟或部件，但不排除存在或加入一個(gè)或多個(gè)其他特征、步驟或部件。還應(yīng)注意到，在某些替換實(shí)施方式中，所提及的功能/動(dòng)作可不按照附圖中所示的順序執(zhí)行。例如，順序顯示的兩個(gè)附圖實(shí)際上可基本上同時(shí)執(zhí)行或有時(shí)可以相反的順序執(zhí)行，這取決于所涉及的功能/動(dòng)作。在一個(gè)實(shí)施例中，本發(fā)明提供一種同步數(shù)據(jù)處理系統(tǒng)。該同步數(shù)據(jù)處理系統(tǒng)包括用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器模塊以及耦合至存儲(chǔ)器模塊的存儲(chǔ)器控制器。存儲(chǔ)器控制器包括時(shí)鐘反相器，用以接收輸入時(shí)鐘信號(hào)并將反相的時(shí)鐘信號(hào)傳輸至存儲(chǔ)器模塊。反相的時(shí)鐘信號(hào)在到達(dá)存儲(chǔ)器模塊從而作為存儲(chǔ)器時(shí)鐘信號(hào)之前引起第一傳輸延遲。寫數(shù)據(jù)緩沖器耦合至存儲(chǔ)器模塊。寫數(shù)據(jù)緩沖器響應(yīng)于輸入時(shí)鐘信號(hào)將數(shù)據(jù)傳輸至存儲(chǔ)器模塊。異步先入先出(ASYNC FIFO)緩沖器耦合至存儲(chǔ)器模塊。ASYNC FIFO緩沖器響應(yīng)于通過(guò)將存儲(chǔ)器時(shí)鐘信號(hào)反饋回ASYNC FIFO緩沖器而產(chǎn)生的反饋信號(hào)來(lái)讀取來(lái)自存儲(chǔ)器模塊的數(shù)據(jù)。在另一實(shí)施例中，本發(fā)明提供一種用于在同步數(shù)據(jù)處理系統(tǒng)中的存儲(chǔ)器模塊和存儲(chǔ)器控制器之間傳輸數(shù)據(jù)的方法。該方法包括接收輸入時(shí)鐘信號(hào)并將反相的輸入時(shí)鐘信號(hào)傳輸?shù)酱鎯?chǔ)器模塊，從而產(chǎn)生用于存儲(chǔ)器模塊的存儲(chǔ)器時(shí)鐘信號(hào)。存儲(chǔ)器時(shí)鐘信號(hào)從存儲(chǔ)器模塊反饋至存儲(chǔ)器控制器，以致在存儲(chǔ)器控制器和存儲(chǔ)器模塊之間傳輸?shù)臅r(shí)鐘信號(hào)引起與在存儲(chǔ)器模塊和存儲(chǔ)器控制器之間傳輸?shù)臄?shù)據(jù)的相位延遲基本上相同的相位延遲?，F(xiàn)在參考圖3，其示出同步數(shù)據(jù)處理系統(tǒng)的示例性構(gòu)造70。同步數(shù)據(jù)處理系統(tǒng)70包括用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器模塊72。存儲(chǔ)器控制器74耦合至存儲(chǔ)器模塊72。在所示實(shí)施例中，存儲(chǔ)器控制器74包括時(shí)鐘反相器76，用于接收輸入時(shí)鐘信號(hào)(CLK_INT) 78，并將反相的時(shí)鐘信號(hào)(CLK_0UT)80傳輸至存儲(chǔ)器模塊72。存儲(chǔ)器控制器74可從時(shí)鐘發(fā)生器(未示出)接收輸入時(shí)鐘信號(hào)(CLK_INT)78。反相的時(shí)鐘信號(hào)(CLK_0UT)80在到達(dá)存儲(chǔ)器模塊而作為存儲(chǔ)器時(shí)鐘信號(hào)(MEM_ CLK)82之前引起第一傳輸延遲。在本示例性實(shí)施例中，反相的時(shí)鐘信號(hào)(CLK_0UT)80增加用于數(shù)據(jù)采樣的建立和保持時(shí)間。在一個(gè)示例性實(shí)施例中，反相的時(shí)鐘76提供約半時(shí)鐘周期作為用于存儲(chǔ)器模塊72的建立和保持時(shí)間，由此在寫操作過(guò)程中提供了更好的數(shù)據(jù)采樣窗口。存儲(chǔ)器控制器74包括耦合至存儲(chǔ)器模塊72的寫數(shù)據(jù)緩沖器84。寫數(shù)據(jù)緩沖器84響應(yīng)于輸入時(shí)鐘信號(hào)(CLK_INT)78將數(shù)據(jù)傳輸至存儲(chǔ)器模塊72。此外，異步先入先出(ASYNC FIFO)緩沖器86耦合至存儲(chǔ)器模塊72。ASYNC FIFO緩沖器86響應(yīng)于通過(guò)將存儲(chǔ)器時(shí)鐘信號(hào)(MEM_CLK)82反饋回ASYNC FIFO緩沖器86而產(chǎn)生的反饋時(shí)鐘信號(hào)(CLK_IN)88，而從存儲(chǔ)器模塊72讀取數(shù)據(jù)。在本示例性實(shí)施例中，存儲(chǔ)器時(shí)鐘信號(hào)(MEM_CLK) 82在其基本上處于存儲(chǔ)器模塊72附近時(shí)，被發(fā)送到ASYNC FIFO緩沖器86。在寫操作過(guò)程中，在輸入時(shí)鐘信號(hào)(CLK_INT)78的正沿處，從存儲(chǔ)器控制器74的寫數(shù)據(jù)緩沖器84發(fā)送數(shù)據(jù)(IPDATA)。延遲地傳輸數(shù)據(jù)，并通過(guò)存儲(chǔ)器模塊72接收為MEM_DATA。如本領(lǐng)域技術(shù)人員所理解的那樣，從寫數(shù)據(jù)緩沖器84傳輸?shù)酱鎯?chǔ)器模塊72的數(shù)據(jù)的傳輸延遲基本上與第一傳輸延遲相同，這是因?yàn)闀r(shí)鐘和數(shù)據(jù)信號(hào)都傳輸了相同的距離，從而到達(dá)存儲(chǔ)器模塊72。有利地，這易于進(jìn)行精確的寫數(shù)據(jù)采樣。類似地，在讀操作過(guò)程中，對(duì)應(yīng)于存儲(chǔ)器時(shí)鐘信號(hào)(MEM_CLK)82的正沿而從存儲(chǔ)器模塊72發(fā)送數(shù)據(jù)(MEM_DATA)。延遲地傳輸數(shù)據(jù)，并通過(guò)存儲(chǔ)器控制器74的ASYNC FIFO緩沖器86接收為IP_DATA。此外，通過(guò)ASYNC FIFO緩沖器86從存儲(chǔ)器模塊72接收的數(shù)據(jù)的傳輸延遲基本上與在到達(dá)ASYNC FIFO緩沖器86之前通過(guò)存儲(chǔ)器信號(hào)(MEM_CLK) 82引起的第二傳輸延遲相同。應(yīng)注意的是，引起與時(shí)鐘相同的延遲的時(shí)鐘和數(shù)據(jù)從存儲(chǔ)器模塊72回送至ASYNC FIFO緩沖器86。同步數(shù)據(jù)處理系統(tǒng)70還包括耦合至ASYNC FIFO緩沖器86的檢測(cè)器90。在所示實(shí)施例中，數(shù)據(jù)以分組的形式傳輸，每個(gè)分組都具有諸如在安全數(shù)字(SD)協(xié)議中的幀的開始和結(jié)束。檢測(cè)器90從存儲(chǔ)器模塊72檢測(cè)輸入分組數(shù)據(jù)中的幀的開始。數(shù)據(jù)采樣模塊92耦合到檢測(cè)器90和ASYNC FIFO緩沖器86，用于響應(yīng)于反饋時(shí)鐘信號(hào)(CLK_IN)88從ASYNC FIFO緩沖器86觸發(fā)數(shù)據(jù)采樣。一旦觸發(fā)了數(shù)據(jù)采樣，ASYNCFIFO緩沖器86響應(yīng)于輸入時(shí)鐘信號(hào)(CLK_INT)78將數(shù)據(jù)提供至數(shù)據(jù)采樣模塊92。將在下文參考圖6說(shuō)明檢測(cè)器90和用于采樣分組化數(shù)據(jù)的數(shù)據(jù)采樣模塊92的操作。圖4示出圖3中的同步數(shù)據(jù)處理系統(tǒng)70的數(shù)據(jù)讀和寫周期的示例性時(shí)序圖。在所示實(shí)施例中，由附圖標(biāo)記100表示由存儲(chǔ)器控制器74接收的輸入時(shí)鐘信號(hào)(CLK_INT)。此夕卜，由附圖標(biāo)記102表不由時(shí)鐘反相器76傳輸?shù)姆聪嗟臅r(shí)鐘信號(hào)(CLK_0UT)。此外,分別由附圖標(biāo)記106和108表示存儲(chǔ)器時(shí)鐘信號(hào)(MEM_CLK)和反饋信號(hào)(CLK_IN)周期。此外，分別由附圖標(biāo)記110和112表示在寫操作過(guò)程中由存儲(chǔ)器控制器74發(fā)送并由存儲(chǔ)器模塊72接收的數(shù)據(jù)信號(hào)。類似地，分別由附圖標(biāo)記114和116表示在讀操作過(guò)程中由存儲(chǔ)器模塊72傳輸并由存儲(chǔ)器控制器74讀取的數(shù)據(jù)信號(hào)。如所示，對(duì)應(yīng)于輸入時(shí)鐘信號(hào)(CLK_INT) 100的正沿，而從寫數(shù)據(jù)緩沖器84發(fā)送數(shù)據(jù)(IP_DATA)110，其中，所述輸入時(shí)鐘信號(hào)(CLK_INT)100的正沿是反相的時(shí)鐘信號(hào)(CLK_OUT)周期102的負(fù)沿(其通過(guò)附圖標(biāo)記114表示)。在所示實(shí)施例中，反相的時(shí)鐘信號(hào)(CLK_0UT) 102例如在到達(dá)存儲(chǔ)器模塊72從而作為存儲(chǔ)器時(shí)鐘信號(hào)(MEM_CLK) 104之前，弓丨 起約一半時(shí)鐘周期的傳輸延遲，其由附圖標(biāo)記116表示。數(shù)據(jù)也在到達(dá)存儲(chǔ)器模塊72之前引起相同的一半時(shí)鐘周期的傳輸延遲，如附圖標(biāo)記118所示。在讀操作過(guò)程中，對(duì)應(yīng)于存儲(chǔ)器時(shí)鐘信號(hào)(MEM_CLK) 106的正沿120，從存儲(chǔ)器模塊72發(fā)送(MEM_DATA) 114。延遲地傳輸數(shù)據(jù)，并通過(guò)存儲(chǔ)器控制器74的ASYNC FIFO緩沖器86接收作為IP_DATA116。此外，在本例中，由ASYNC FIFO緩沖器86從存儲(chǔ)器模塊72接收的數(shù)據(jù)的傳輸延遲約為一半時(shí)鐘周期，其與在到達(dá)ASYNC FIFO緩沖器86之前由存儲(chǔ)器信號(hào)(MEM_CLK)82引起的傳輸延遲(由附圖標(biāo)記122表示)相同。圖5示出同步數(shù)據(jù)處理系統(tǒng)130的另一示例性構(gòu)造。在本示例性實(shí)施例中，在存儲(chǔ)器控制器74和存儲(chǔ)器模塊72之間傳輸?shù)臄?shù)據(jù)包括諸如通常用于靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)中的讀使能或?qū)懯鼓苄盘?hào)的有效信號(hào)。檢測(cè)器90檢測(cè)有效信號(hào)，如從存儲(chǔ)器模塊72接收的數(shù)據(jù)的讀使能(RD_EN)信號(hào)132。響應(yīng)于反饋時(shí)鐘信號(hào)88以及從存儲(chǔ)器模塊72反饋進(jìn)入ASYNC FIFO緩沖器86的有效信號(hào)132，檢測(cè)器90觸發(fā)數(shù)據(jù)采樣模塊92，從而從ASYNC FIFO緩沖器86采樣數(shù)據(jù)。參考圖7說(shuō)明檢測(cè)器90和用于此構(gòu)造的數(shù)據(jù)采樣模塊92的操作。圖6是示出根據(jù)本發(fā)明、利用圖3的同步數(shù)據(jù)處理系統(tǒng)70來(lái)采樣分組化數(shù)據(jù)的方法140的流程圖。在框142處，在反饋時(shí)鐘信號(hào)88的正沿(上升沿)處，將數(shù)據(jù)推入ASYNCFIFO緩沖器。此外，響應(yīng)于輸入時(shí)鐘信號(hào)(框144)，將來(lái)自ASYNC FIFO緩沖器的數(shù)據(jù)提供至檢測(cè)器。在本示例性實(shí)施例中，只要ASYNC FIFO緩沖器不空，就將數(shù)據(jù)傳輸至檢測(cè)器。在框146處，檢測(cè)器通過(guò)檢查數(shù)據(jù)的I到O的轉(zhuǎn)變而檢測(cè)輸入分組化數(shù)據(jù)的幀的開始。如果檢測(cè)到幀的開始,則觸發(fā)數(shù)據(jù)采樣模塊，以從ASYNC FIFO采樣數(shù)據(jù)，如框148所示?；蛘?，檢測(cè)器尋找下一幀的開始，如框150所示。圖7是示出根據(jù)本發(fā)明、利用圖5的同步數(shù)據(jù)處理系統(tǒng)130來(lái)采樣具有有效信號(hào)的數(shù)據(jù)的方法160的流程圖。在框162處，在來(lái)自存儲(chǔ)器模塊的反饋信號(hào)的正沿(上升沿)處，將數(shù)據(jù)和諸如讀使能(RD_EN)信號(hào)的有效信號(hào)推入ASYNC FIFO緩沖器。此外，響應(yīng)于輸入時(shí)鐘信號(hào)(框164)，將來(lái)自ASYNC FIFO緩沖器的數(shù)據(jù)和讀使能有效信號(hào)提供至檢測(cè)器。在本示例性實(shí)施例中，只要ASYNC FIFO緩沖器不空，就將數(shù)據(jù)和讀使能有效信號(hào)傳輸至檢測(cè)器。
在框166處，檢測(cè)器檢測(cè)讀使能有效信號(hào)上的I到O的轉(zhuǎn)變。如果檢測(cè)到讀使能有效信號(hào)，則觸發(fā)數(shù)據(jù)采樣模塊以從ASYNC FIFO采樣數(shù)據(jù)，如框168所示。在某些實(shí)施例中，在存儲(chǔ)器存取時(shí)間之后啟動(dòng)數(shù)據(jù)采樣?；蛘?，檢測(cè)器尋找下一讀使能有效信號(hào)，如框170所示。如上所述，不管傳輸延遲和PVT的情況如何，本發(fā)明都能可靠地傳輸數(shù)據(jù)。如上所述，在數(shù)據(jù)傳輸系統(tǒng)的存儲(chǔ)器控制器和存儲(chǔ)器模塊之間傳輸?shù)臅r(shí)鐘和數(shù)據(jù)信號(hào)之間建立明確的關(guān)系，補(bǔ)償由傳輸延遲和PVT情況引起的相位時(shí)滯。該技術(shù)采用用于將反相的時(shí)鐘信號(hào)饋送至存儲(chǔ)器模塊以進(jìn)行寫數(shù)據(jù)采樣的反相的時(shí)鐘，并包括時(shí)鐘信號(hào)分配模塊，其將來(lái)自存儲(chǔ)器模塊的存儲(chǔ)器時(shí)鐘信號(hào)進(jìn)行路由，以產(chǎn)生反饋信號(hào)，并利用該反饋信號(hào)和ASYNC FIFO緩沖器來(lái)進(jìn)行讀數(shù)據(jù)采樣。該系統(tǒng)中使用的反相的時(shí)鐘還改善了寫操作過(guò)程中的建立和保持時(shí)間。
至此，應(yīng)認(rèn)識(shí)到本發(fā)明已經(jīng)提供了一種改進(jìn)的同步數(shù)據(jù)處理系統(tǒng)以及在同步數(shù)據(jù)處理系統(tǒng)中傳輸數(shù)據(jù)的方法。本文中未公開的任何電路細(xì)節(jié)都不是全面理解本發(fā)明所必需的。除非另有說(shuō)明，否則諸如“第一”和“第二”的術(shù)語(yǔ)用于任意區(qū)分使用上述術(shù)語(yǔ)進(jìn)行說(shuō)明的元件。因此，這些術(shù)語(yǔ)不必然表示這些元件的時(shí)間上或其他的優(yōu)先程度。此外，權(quán)利要求中使用的諸如“至少一個(gè)”和“一個(gè)或多個(gè)”的引導(dǎo)性術(shù)語(yǔ)不應(yīng)被解釋為暗示通過(guò)不定冠詞“一個(gè)”(a或an)引入另一要求保護(hù)的元素將包含這種引導(dǎo)性要求保護(hù)的元素的任意特定權(quán)利要求限制為僅包含一個(gè)這種元素的發(fā)明，即使在相同的權(quán)利要求包括引導(dǎo)性短語(yǔ)“至少一個(gè)”或“一個(gè)或多個(gè)”以及諸如“一個(gè)”(a或an)的不定冠詞時(shí)也是如此。這也適用于定冠詞的使用。雖然已經(jīng)參考特定實(shí)施例說(shuō)明了本發(fā)明，但在不脫離權(quán)利要求中闡明的本發(fā)明的范圍的情況下，可對(duì)本發(fā)明進(jìn)行各種變型和改變。因此，應(yīng)將說(shuō)明書和附圖視為說(shuō)明性而非限制性的，且所有這些變型都包含在本發(fā)明的范圍內(nèi)。本文中說(shuō)明的與特定實(shí)施例有關(guān)的任何益處、優(yōu)點(diǎn)或問(wèn)題的解決方案都不應(yīng)解釋為任意或所有權(quán)利要求的關(guān)鍵、必需或本質(zhì)的特征或元素。
權(quán)利要求
1.一種同步數(shù)據(jù)處理系統(tǒng)，包括 用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器模塊； 耦合至所述存儲(chǔ)器模塊的存儲(chǔ)器控制器，其中，所述存儲(chǔ)器控制器包括 接收輸入時(shí)鐘信號(hào)并將反相的時(shí)鐘信號(hào)提供給所述存儲(chǔ)器模塊的時(shí)鐘反相器，其中，所述反相的時(shí)鐘信號(hào)在到達(dá)所述存儲(chǔ)器模塊從而作為存儲(chǔ)器時(shí)鐘信號(hào)之前引起第一傳輸延遲; 耦合至所述存儲(chǔ)器模塊的寫數(shù)據(jù)緩沖器，其中，所述寫數(shù)據(jù)緩沖器響應(yīng)于所述輸入時(shí)鐘信號(hào)將數(shù)據(jù)提供給所述存儲(chǔ)器模塊；以及 耦合到所述存儲(chǔ)器模塊的異步先入先出(ASYNC FIFO)緩沖器，其中所述ASYNC FIFO緩沖器響應(yīng)于通過(guò)將所述存儲(chǔ)器時(shí)鐘信號(hào)反饋至所述ASYNC FIFO緩沖器而產(chǎn)生的反饋信號(hào)，從所述存儲(chǔ)器模塊讀取數(shù)據(jù)。
2.根據(jù)權(quán)利要求I所述的同步數(shù)據(jù)處理系統(tǒng)，其中，從所述寫數(shù)據(jù)緩沖器傳輸至所述存儲(chǔ)器模塊的數(shù)據(jù)的傳輸延遲基本上與所述第一傳輸延遲相同。
3.根據(jù)權(quán)利要求I所述的同步數(shù)據(jù)處理系統(tǒng)，其中，所述存儲(chǔ)器時(shí)鐘信號(hào)在到達(dá)所述ASYNC FIFO緩沖器之前引起第二傳輸延遲，所述第二傳輸延遲基本上與通過(guò)所述ASYNCFIFO緩沖器從所述存儲(chǔ)器模塊接收的數(shù)據(jù)的傳輸延遲相同。
4.根據(jù)權(quán)利要求I所述的同步數(shù)據(jù)處理系統(tǒng)，還包括 耦合至所述ASYNC FIFO緩沖器的檢測(cè)器，其從所述存儲(chǔ)器模塊檢測(cè)輸入的分組數(shù)據(jù)；以及 耦合至所述檢測(cè)器和所述ASYNC FIFO緩沖器的數(shù)據(jù)采樣模塊，用于響應(yīng)于所述反饋信號(hào)來(lái)觸發(fā)所述數(shù)據(jù)采樣模塊，從而從所述ASYNC FIFO緩沖器采樣數(shù)據(jù)。
5.根據(jù)權(quán)利要求4所述的同步數(shù)據(jù)處理系統(tǒng)，其中，所述ASYNCFIFO緩沖器響應(yīng)于所述輸入時(shí)鐘信號(hào)將數(shù)據(jù)提供至所述數(shù)據(jù)采樣模塊。
6.根據(jù)權(quán)利要求4所述的同步數(shù)據(jù)處理系統(tǒng)，其中，所述檢測(cè)器檢測(cè)從所述存儲(chǔ)器模塊接收的數(shù)據(jù)的有效信號(hào)。
7.根據(jù)權(quán)利要求6所述的同步數(shù)據(jù)處理系統(tǒng)，其中，所述有效信號(hào)包括讀使能信號(hào)。
8.根據(jù)權(quán)利要求6所述的同步數(shù)據(jù)處理系統(tǒng)，其中，所述檢測(cè)器響應(yīng)于所述反饋信號(hào)以及從所述存儲(chǔ)器模塊反饋的所述有效信號(hào)來(lái)觸發(fā)所述數(shù)據(jù)采樣模塊，以從所述ASYNCFIFO緩沖器采樣數(shù)據(jù)。
9.根據(jù)權(quán)利要求I所述的同步數(shù)據(jù)處理系統(tǒng)，其中，所述反相的時(shí)鐘信號(hào)增加用于數(shù)據(jù)采樣的建立時(shí)間和保持時(shí)間。
10.根據(jù)權(quán)利要求I所述的同步數(shù)據(jù)處理系統(tǒng)，其中，所述存儲(chǔ)器控制器從時(shí)鐘發(fā)生器接收所述輸入時(shí)鐘信號(hào)。
11.一種與同步數(shù)據(jù)處理系統(tǒng)的存儲(chǔ)器模塊一起使用的存儲(chǔ)器控制器，所述存儲(chǔ)器控制器包括 用于接收輸入時(shí)鐘信號(hào)并將反相的時(shí)鐘信號(hào)傳輸?shù)酱鎯?chǔ)器模塊的時(shí)鐘反相器，其中，所述反相的時(shí)鐘信號(hào)在到達(dá)所述存儲(chǔ)器模塊從而作為存儲(chǔ)器時(shí)鐘信號(hào)之前引起第一傳輸延遲； 時(shí)鐘信號(hào)分配模塊，其通過(guò)將所述存儲(chǔ)器時(shí)鐘信號(hào)從所述存儲(chǔ)器模塊路由到所述存儲(chǔ)器控制器而產(chǎn)生反饋信號(hào)，以使得在所述存儲(chǔ)器控制器和所述存儲(chǔ)器模塊之間傳輸?shù)臅r(shí)鐘信號(hào)具有與在所述存儲(chǔ)器模塊和所述存儲(chǔ)器控制器之間傳輸?shù)臄?shù)據(jù)的相位延遲基本上相同的相位延遲。
12.根據(jù)權(quán)利要求11所述的存儲(chǔ)器控制器，其中，在所述存儲(chǔ)器模塊和所述存儲(chǔ)器控制器之間傳輸?shù)臄?shù)據(jù)和時(shí)鐘信號(hào)的相位延遲歸因于傳輸延遲以及處理電壓溫度(PVT)變化。
13.根據(jù)權(quán)利要求11所述的存儲(chǔ)器控制器，還包括耦合至所述存儲(chǔ)器模塊的寫數(shù)據(jù)緩沖器，用于響應(yīng)于所述輸入時(shí)鐘信號(hào)來(lái)將數(shù)據(jù)傳輸至所述存儲(chǔ)器模塊。
14.根據(jù)權(quán)利要求13所述的存儲(chǔ)器控制器，其中，從所述寫數(shù)據(jù)緩沖器傳輸至所述存儲(chǔ)器模塊的數(shù)據(jù)的傳輸延遲基本上與所述第一傳輸延遲相同。
15.根據(jù)權(quán)利要求11所述的存儲(chǔ)器控制器，還包括耦合到所述存儲(chǔ)器模塊的異步先入先出(ASYNC FIFO)緩沖器，其中，所述ASYNC FIFO緩沖器響應(yīng)于通過(guò)將所述存儲(chǔ)器時(shí)鐘信號(hào)反饋至所述ASYNC FIFO緩沖器而產(chǎn)生的反饋信號(hào)，從所述存儲(chǔ)器模塊讀取數(shù)據(jù)。
16.根據(jù)權(quán)利要求15所述的存儲(chǔ)器控制器，其中，所述ASYNCFIFO緩沖器響應(yīng)于所述輸入時(shí)鐘信號(hào)來(lái)提供用于采樣的數(shù)據(jù)。
17.一種在同步數(shù)據(jù)處理系統(tǒng)中用于在存儲(chǔ)器模塊和存儲(chǔ)器控制器之間傳輸數(shù)據(jù)的方法，所述方法包括 接收輸入時(shí)鐘信號(hào)； 將反相的輸入時(shí)鐘信號(hào)傳輸至所述存儲(chǔ)器模塊以產(chǎn)生用于所述存儲(chǔ)器模塊的存儲(chǔ)器時(shí)鐘信號(hào)； 將所述存儲(chǔ)器時(shí)鐘信號(hào)從所述存儲(chǔ)器模塊反饋至所述存儲(chǔ)器控制器，以使得在所述存儲(chǔ)器控制器和所述存儲(chǔ)器模塊之間傳輸?shù)臅r(shí)鐘信號(hào)引起與在所述存儲(chǔ)器模塊和所述存儲(chǔ)器控制器之間傳輸?shù)臄?shù)據(jù)的相位延遲基本上相同的相位延遲。
18.根據(jù)權(quán)利要求17所述的用于處理數(shù)據(jù)的方法，還包括 響應(yīng)于所述輸入時(shí)鐘信號(hào)，將數(shù)據(jù)從所述存儲(chǔ)器控制器的寫數(shù)據(jù)緩沖器傳輸至所述存儲(chǔ)器模塊；以及 響應(yīng)于通過(guò)將所述存儲(chǔ)器時(shí)鐘信號(hào)反饋至所述存儲(chǔ)器控制器的ASYNC FIFO緩沖器而產(chǎn)生的反饋信號(hào)，將數(shù)據(jù)從所述存儲(chǔ)器模塊傳輸至所述ASYNC FIFO緩沖器。
19.根據(jù)權(quán)利要求18所述的用于處理數(shù)據(jù)的方法，還包括 響應(yīng)于所述反饋信號(hào)，觸發(fā)從所述存儲(chǔ)器模塊接收的數(shù)據(jù)的采樣；以及 響應(yīng)于所述輸入時(shí)鐘信號(hào)，將數(shù)據(jù)從所述ASYNC FIFO緩沖器提供至數(shù)據(jù)采樣模塊。
20.根據(jù)權(quán)利要求18所述的用于處理數(shù)據(jù)的方法，其中，在所述存儲(chǔ)器控制器和所述存儲(chǔ)器模塊之間傳輸?shù)臄?shù)據(jù)和時(shí)鐘信號(hào)引起與由傳輸延遲和PVT變化導(dǎo)致的基本上相同的相位延遲。
全文摘要
本發(fā)明提供一種同步數(shù)據(jù)處理系統(tǒng)和方法。一種同步數(shù)據(jù)處理系統(tǒng)包括用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器模塊和耦合至存儲(chǔ)器模塊的存儲(chǔ)器控制器。存儲(chǔ)器控制器包括接收輸入時(shí)鐘信號(hào)并將反相的時(shí)鐘信號(hào)傳輸給存儲(chǔ)器模塊的時(shí)鐘反相器。反相的時(shí)鐘信號(hào)在到達(dá)存儲(chǔ)器模塊從而作為存儲(chǔ)器時(shí)鐘信號(hào)之前引起第一傳輸延遲。寫數(shù)據(jù)緩沖器耦合至存儲(chǔ)器模塊。寫數(shù)據(jù)緩沖器響應(yīng)于輸入時(shí)鐘信號(hào)將數(shù)據(jù)傳輸給存儲(chǔ)器模塊。異步先入先出(ASYNC FIFO)緩沖器耦合到存儲(chǔ)器模塊。ASYNC FIFO緩沖器響應(yīng)于通過(guò)將存儲(chǔ)器時(shí)鐘信號(hào)反饋至ASYNC FIFO緩沖器而產(chǎn)生的反饋信號(hào)從存儲(chǔ)器模塊讀取數(shù)據(jù)。
文檔編號(hào)G06F13/16GK102708074SQ201210042210
公開日2012年10月3日 申請(qǐng)日期2012年2月22日 優(yōu)先權(quán)日2011年3月18日
發(fā)明者普拉卡什·馬克瓦納, 普拉布約特·辛格 申請(qǐng)人:飛思卡爾半導(dǎo)體公司