專利名稱：基于pci互聯(lián)的地址內(nèi)存映射系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及嵌入式配置處理器的技術(shù)領(lǐng)域，具體是基于PCI互聯(lián)的地址內(nèi)存映射系統(tǒng)和方法。
背景技術(shù)：
PowerPC是ー種RISC (精簡(jiǎn)指令體系計(jì)算機(jī))體系結(jié)構(gòu)。20世紀(jì)90年代，IBM、Apple和Motorola公司開發(fā)PowerPC芯片成功，并制造出基于PowerPC的多處理器計(jì)算機(jī)。PowerPC架構(gòu)的特點(diǎn)是可伸縮性好、方便靈活。第一代PowerPC采用0. 6um生產(chǎn)エ藝，晶體管集成度達(dá)到單芯片300萬個(gè)。Motorola公司將PowerPC內(nèi)核設(shè)計(jì)到SoC芯片之中，形成了 Power QUICC I-III家族的數(shù)十種型號(hào)的嵌入式通信處理器。Motorola的基于PowerPC體系結(jié)構(gòu)的嵌入式處理器芯片有MPC505、821、850、860、8240、8245、8260、8560等近幾十種產(chǎn)品，其中MPC860是Power QUICC系列的典型產(chǎn)品，MPC8260是Power QUICC II系列的典型產(chǎn)品，MPC8560是Power QUICC III系列的典型產(chǎn)品。Power QUICC系列微處理器一般有三個(gè)功能模塊組成，嵌入式PowerPC核(EMPCC)，系統(tǒng)接ロ単元(SIU)以及通信處理器(CPM)模塊，這三個(gè)模塊內(nèi)部總線都是32位。除此之外Power QUICC中還集成了ー個(gè)32位的RISC內(nèi)核。Power PC核主要執(zhí)行高層代碼，而RISC則處理實(shí)際通信的低層通信功能，兩個(gè)處理器內(nèi)核通過高達(dá)8K字節(jié)的內(nèi)部雙ロ RAM相互配合，共同完成強(qiáng)大的通行控制和處理功能。CPM以RISC控制器為核心構(gòu)成，除包括ー個(gè)RISC控制器外，還包括七個(gè)串行DMA(SDMA)通道、兩個(gè)串行通信控制器(SCC)、ー個(gè)通用串行總線通道(USB)、兩個(gè)串行管理控制器(SMC)、ー個(gè)I2C接口和一個(gè)串行外圍電路(SPI)，可以通過靈活的編程方式實(shí)現(xiàn)對(duì)Ethernet、USB、Tl/El、ATM等的支持以及對(duì)UART、HDLC等多種通信協(xié)議的支持。Power QUICC II在靈活性、擴(kuò)展能力、集成度等方面提供了更高的性能，同樣由嵌入式的PowerPC核和通信處理模塊CPM兩部分集成而來。這種雙處理器的結(jié)構(gòu)由于CPM承接了嵌入式Power PC核的外圍接ロ任務(wù)，所以較傳統(tǒng)結(jié)構(gòu)更加省電。CPM交替支持三個(gè)快速串行通信控制器(FCC)，ニ個(gè)多通道控制器(MCC)，四個(gè)串行通信控制器(SCC)，ニ個(gè)串行管理控制器(SMC)，一個(gè)串行外圍接ロ電路(SPI)和ー個(gè)I2C接ロ。嵌入式的Power PC核和通信處理模塊(CPM)的融合，以及Power QUICCII的其他功能、性能縮短了技術(shù)人員在網(wǎng)絡(luò)和通信產(chǎn)品方面的開發(fā)周期。同QUICCII相比，QUICCI11集成度更高、功能更強(qiáng)大、具有更好的性能提升機(jī)制。QUICCI11中的CPM較II產(chǎn)品200MHz的CPM的運(yùn)行速度提升了 66%，達(dá)到333MHz，同時(shí)保持了與早期產(chǎn)品的向后兼容性。這使得客戶能夠最大范圍的延續(xù)其現(xiàn)有的軟件投入、簡(jiǎn)化未來的系統(tǒng)升級(jí)、又極大的節(jié)省開發(fā)周期。QUICCIII通過微代碼具有的可擴(kuò)展性和増加客戶定制功能的特性，能夠使客戶針對(duì)不同應(yīng)用領(lǐng)域開發(fā)出各具特色的產(chǎn)品。這種從PowerQUICC II開始就有的微代碼復(fù)用功能，已經(jīng)成為簡(jiǎn)化和降低升級(jí)成本的主要設(shè)計(jì)考慮。
由于具有強(qiáng)大的處理能力，PowerPC 一般應(yīng)用在服務(wù)器或運(yùn)算能力強(qiáng)大的專用計(jì)算機(jī)上以及游戲機(jī)上。國(guó)外廠商不僅是PowerPC芯片提供商，也是模塊級(jí)組件的設(shè)計(jì)商和廣品提供商。除了民用市場(chǎng)之外，PowerPC在軍用市場(chǎng)上獲得了廣泛的應(yīng)用，如GE、CCT、DY4等公司在PowerPC的應(yīng)用研究和市場(chǎng)推廣上都走在了世界的前列?，F(xiàn)代先進(jìn)的雷達(dá)系統(tǒng)、通信系統(tǒng)、無人飛行器(UAV)、測(cè)控系統(tǒng)等都有大量的PowerPC芯片發(fā)揮著重要和核心的作用。尤其是在抗惡劣環(huán)境和嵌入式領(lǐng)域，PPC更是應(yīng)用廣泛。與PPC配套的軟件如VxWorks操作系統(tǒng)等也是大量應(yīng)用于各類電子系統(tǒng)中。 傳統(tǒng)的多處理器之間互聯(lián)一般采用雙ロ RAM、FIFO等，雙ロ RAM雖然使用方便，但缺點(diǎn)是體積大、速度慢、互聯(lián)線多、使用不靈活。使用FIFO速度較快，但是傳輸為單向；雙向傳輸需要雙向FIF0，連線很多，使用也不靈活；并且FIFO和雙ロ RAM以物理芯片形式存在，通常16bits或32bits，占據(jù)了大量的空間。

發(fā)明內(nèi)容
本發(fā)明為了上述技術(shù)問題，提供了基于PCI互聯(lián)的地址內(nèi)存映射系統(tǒng)和方法，本發(fā)明不僅可以解決傳統(tǒng)結(jié)構(gòu)復(fù)雜和傳輸速度慢的問題，還使得成本與速率得到有效控制，很大程度地降低了生產(chǎn)成本，實(shí)現(xiàn)了產(chǎn)品體積小，可以根據(jù)處理器需要進(jìn)行自動(dòng)配置內(nèi)存映射的大小。本發(fā)明實(shí)現(xiàn)的技術(shù)方案如下
基于PCI互聯(lián)的地址內(nèi)存映射系統(tǒng)，其特征在于包括N個(gè)處理器節(jié)點(diǎn)，每?jī)蓚€(gè)處理器節(jié)點(diǎn)之間通過PCI — X總線連接，N個(gè)處理器節(jié)點(diǎn)均連接同一個(gè)中央控制器，其中，N^l；每個(gè)處理器節(jié)點(diǎn)包括一個(gè)處理器和一個(gè)橋片，處理器與橋片連接，橋片與中央控制器連接，橋片上包含有兩個(gè)PCI-X總線控制器；所述每?jī)蓚€(gè)處理器節(jié)點(diǎn)之間通過PCI-X總線連接各自的橋片。所述系統(tǒng)的內(nèi)存地址映射方法為
當(dāng)N個(gè)處理器節(jié)點(diǎn)的橋片在上電復(fù)位后，N個(gè)處理器節(jié)點(diǎn)通過PCI — X總線串聯(lián)形成環(huán)路；每個(gè)處理器節(jié)點(diǎn)的處理器配置各自連接的橋片，使橋片連接的兩條PCI-X總線通過橋片的PCI-PCI橋功能相連接，并且把其中的一條PCI-X總線的地址映射到另外一條PCI-X總線上；然后，每個(gè)處理器配置各自連接的橋片，將橋片連接的兩條PCI-X總線的地址分別映射到該處理器的MPX總線上；最后，按照事先規(guī)劃好的每個(gè)處理器節(jié)點(diǎn)的處理器的內(nèi)存空間，從第一處理器節(jié)點(diǎn)的處理器開始依次配置各自連接的橋片，將第一處理器節(jié)點(diǎn)的橋片連接的兩條PCI-X總線地址分別映射到第二個(gè)處理器節(jié)點(diǎn)的處理器的MPX總線上，依次進(jìn)行地址映射，直至第N個(gè)處理器節(jié)點(diǎn)的橋片連接的兩條PCI-X總線地址分別映射到第一處理器節(jié)點(diǎn)的處理器的MPX總線上；從而完成PCI-X互聯(lián)的地址內(nèi)存映射。所述N個(gè)處理器節(jié)點(diǎn)通過PCI — X總線串聯(lián)形成環(huán)路是指，每個(gè)處理器節(jié)點(diǎn)的兩個(gè)PCI-X總線控制器經(jīng)過自動(dòng)初始化后，ー個(gè)PCI-X總線控制器為主模式控制器，另ー個(gè)PCI-X總線控制器為從模式控制器；然后，第一處理器節(jié)點(diǎn)的主模式控制器通過PCI — X總線連到第二處理器節(jié)點(diǎn)的從模式控制器，第二處理器節(jié)點(diǎn)的主模式控制器通過PCI — X總線連到第三處理器節(jié)點(diǎn)的從模式控制器，……，第N-I處理器節(jié)點(diǎn)的主模式控制器通過PCI 一 X總線連到第N處理器節(jié)點(diǎn)的從模式控制器，第N處理器節(jié)點(diǎn)的主模式控制器通過PCI 一 X總線連到第一處理器節(jié)點(diǎn)的從模式控制器，從而通過N條PCI-X總線形成ー個(gè)環(huán)路。所述處理器為MPC7448處理器，該處理器的工作頻率為I. OGHz到I. 5GHz，所述Flash 為 512Mbyte、32bi 的 Flash，F(xiàn)lash 的接 ロ支持 128Mbyte/s 的傳輸數(shù)率。所述橋片為PowerPC橋片，橋片為MPC7448、DDR SDRAM和PCI-X總線提供無阻塞的數(shù)據(jù)通道，橋片同時(shí)支持PowerPC工作在MPX總線模式。所述PCI-X/PCI總線的最高速率為100MHz、64bit (速率800MB/S)。四個(gè)處理器節(jié)點(diǎn)之間的一條PCI-X/PCI總線一直工作在PCI-XlOO模式(100MHz，64bit)。所述每個(gè)處理器節(jié)點(diǎn)還具備四個(gè)千兆以太網(wǎng)接ロ，是由其對(duì)應(yīng)的橋片實(shí)現(xiàn)。橋片集成的千兆以太網(wǎng)控制器具備專用的DMA引擎，支持達(dá)9K字節(jié)的大包，高效的緩沖管理機(jī)制，支持IP、TCP和UDP硬件校驗(yàn)和計(jì)算，可很大程度減小處理器的開銷。本發(fā)明的有益效果如下
本發(fā)明解決了傳統(tǒng)結(jié)構(gòu)復(fù)雜和傳輸速度慢的問題，很大程度地降低了生產(chǎn)成本，現(xiàn)在的系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，體積小，生產(chǎn)成本較低；還可以根據(jù)處理器需要進(jìn)行自動(dòng)配置內(nèi)存映射的大小。


圖I為本發(fā)明的原理框圖
圖2為本發(fā)明適用于四個(gè)處理器節(jié)點(diǎn)的示意圖。
具體實(shí)施例方式如圖I為本系統(tǒng)的結(jié)構(gòu)原理框圖，基于PCI互聯(lián)的地址內(nèi)存映射系統(tǒng)，包括N個(gè)處理器節(jié)點(diǎn)，每?jī)蓚€(gè)處理器節(jié)點(diǎn)之間通過PCI — X總線連接，N個(gè)處理器節(jié)點(diǎn)均連接同一個(gè)中央控制器，其中，N ^ I ;每個(gè)處理器節(jié)點(diǎn)包括一個(gè)處理器和一個(gè)橋片，處理器與橋片連接，橋片與中央控制器連接，橋片上包含有兩個(gè)PCI-X總線控制器；所述每?jī)蓚€(gè)處理器節(jié)點(diǎn)之間通過PCI-X總線連接各自的橋片。如圖2所示，基于PCI互聯(lián)的地址內(nèi)存映射系統(tǒng)，包括中央控制器、四個(gè)處理器節(jié)點(diǎn)和ー個(gè)Flash存儲(chǔ)器，中央控制器與四個(gè)處理器節(jié)點(diǎn)、Flash存儲(chǔ)器均連接；所述每個(gè)處理器節(jié)點(diǎn)包括一片MPC7448處理器、一個(gè)橋片和一個(gè)雙數(shù)據(jù)沿動(dòng)態(tài)隨機(jī)存儲(chǔ)器DDR SDRAM,雙數(shù)據(jù)沿動(dòng)態(tài)隨機(jī)存儲(chǔ)器DDR SDRAM與MPC7448處理器連接，MPC7448處理器與橋片連接，橋片與中央控制器連接；所述每?jī)蓚€(gè)處理器節(jié)點(diǎn)的橋片之間通過PCI-X總線連接，四個(gè)處理器節(jié)點(diǎn)與四條PCI-X總線連接呈環(huán)形；所述每個(gè)處理器節(jié)點(diǎn)的橋片均設(shè)置有網(wǎng)絡(luò)接口和串行ロ。所述MPC7448處理器的工作頻率為I. OGHz到I. 5GHz,所述Flash為512Mbyte、32bi的Flash，F(xiàn)lash的接ロ支持128Mbyte/s的傳輸數(shù)率。所述DDR SDRAM為512Mbyte的DDR SDRAM,該DDR SDRAM的瞬時(shí)最大傳輸速率能達(dá)到2. OGB/s,還帶有ECC (糾錯(cuò)碼)功能,能發(fā)現(xiàn)單位和雙位錯(cuò)誤，并能糾正單位錯(cuò)誤。所述橋片為PowerPC橋片，橋片為MPC7448、DDR SDRAM和PCI-X總線提供無阻塞的數(shù)據(jù)通道，橋片同時(shí)支持PowerPC工作在MPX總線模式。所述PCI-X/PCI總線的最高速率為100MHz、64bit (速率800MB/S)。四個(gè)處理器節(jié)點(diǎn)之間的一條PCI-X/PCI總線一直工作在PCI-XlOO模式(100MHz，64bit)。所述系統(tǒng)還提供四個(gè)EIA-232串行ロ，每個(gè)處理器節(jié)點(diǎn)對(duì)應(yīng)I個(gè)串ロ，四個(gè)EIA-232串行ロ全部接到前面板，可通過計(jì)算機(jī)的串ロ通訊。
所述每個(gè)處理器節(jié)點(diǎn)還具備四個(gè)千兆以太網(wǎng)接ロ，是由其對(duì)應(yīng)的橋片實(shí)現(xiàn)。橋片集成的千兆以太網(wǎng)控制器具備專用的DMA引擎，支持達(dá)9K字節(jié)的大包，高效的緩沖管理機(jī)制，支持IP、TCP和UDP硬件校驗(yàn)和計(jì)算，這些功能都能很大程度上減小處理器的開銷。所述系統(tǒng)中的PCI — X總線總共四條，物理存在，分別連接到每個(gè)處理器節(jié)點(diǎn)的橋片上，通過MPC7448配置各自節(jié)點(diǎn)的橋片，把PCI地址映射到MPC7448的總線上，從而實(shí)現(xiàn)內(nèi)存映射。如圖2所示系統(tǒng)的地址內(nèi)存映射方法如下
步驟一四個(gè)處理器節(jié)點(diǎn)的橋片在上電復(fù)位后，每個(gè)處理器節(jié)點(diǎn)的兩個(gè)PCI-X總線控制器一個(gè)自動(dòng)初始化為主模式，一個(gè)初始化為從模式，A節(jié)點(diǎn)的主模式控制器通過硬件PCI 一 X總線連到B節(jié)點(diǎn)的從模式控制器，B節(jié)點(diǎn)的主模式控制器通過硬件PCI — X總線連到C節(jié)點(diǎn)的從模式控制器，C節(jié)點(diǎn)的主模式控制器通過硬件PCI — X總線連到D節(jié)點(diǎn)的從模式控制器，D節(jié)點(diǎn)的主模式控制器通過硬件PCI — X總線連到A節(jié)點(diǎn)的從模式控制器；從而通過四條PCI-X總線形成ー個(gè)環(huán)路。步驟ニ 每個(gè)處理器節(jié)點(diǎn)的MPC7448通過程序配置各自的橋片，使橋片的兩個(gè)PCI-X總線通過內(nèi)部的PCI-PCI橋功能連接起來，把其中的一條PCI-X總線的地址映射到另外一條PCI-X總線上。步驟三每個(gè)處理器節(jié)點(diǎn)的MPC7448再通過程序配置各自的橋片，使橋片兩條PCI-X總線地址分別映射到節(jié)點(diǎn)內(nèi)的MPC7448的MPX總線上。步驟四通過事先規(guī)劃好的每個(gè)MPC7448的內(nèi)存空間，A節(jié)點(diǎn)的MPC7448通過程序配置其橋片，使與B和D節(jié)點(diǎn)相連的兩條PCI-X總線地址分別映射到B節(jié)點(diǎn)的MPX總線上；B節(jié)點(diǎn)的MPC7448通過程序配置其橋片，使與A和C節(jié)點(diǎn)相連的兩條PCI-X總線地址分別映射到C節(jié)點(diǎn)的MPX總線上；C節(jié)點(diǎn)的MPC7448通過程序配置其橋片，使與B和D節(jié)點(diǎn)相連的兩條PCI-X總線地址分別映射到D節(jié)點(diǎn)的MPX總線上；D節(jié)點(diǎn)的MPC7448通過程序配置其橋片，使與A和C節(jié)點(diǎn)相連的兩條PCI-X總線地址分別映射到A節(jié)點(diǎn)的MPX總線上。至此PCI-X互聯(lián)地址內(nèi)存映射完成。此技術(shù)除四個(gè)處理器節(jié)點(diǎn)系統(tǒng)可用外，還可用于其他多個(gè)處理器節(jié)點(diǎn)系統(tǒng)，如3個(gè)、5個(gè)、6個(gè)等，可用于無限多個(gè)處理器節(jié)點(diǎn)的系統(tǒng)。針對(duì)無限多個(gè)處理器節(jié)點(diǎn)的系統(tǒng)的工作方式，類似于上述四個(gè)處理器節(jié)點(diǎn)的系統(tǒng)工作方式，把每個(gè)橋片的內(nèi)部的兩個(gè)PCI-X總線控制器一個(gè)自動(dòng)初始化為主模式，ー個(gè)初始化為從模式，I節(jié)點(diǎn)的主模式控制器通過硬件PCI — X總線連到2節(jié)點(diǎn)的從模式控制器，2節(jié)點(diǎn)的主模式控制器通過硬件PCI — X總線連到3節(jié)點(diǎn)的從模式控制器，3節(jié)點(diǎn)的主模式控制器通過硬件PCI — X總線連到4節(jié)點(diǎn)的從模式控制器，以此類推，N節(jié)點(diǎn)的主模式控制器通過硬件PCI — X總線連到N+1節(jié)點(diǎn)的從模式控制器，最后ー個(gè)節(jié)點(diǎn)N+2的主模式控制器通過硬件PCI — X總線連到I節(jié)點(diǎn)的從模式控制器；從而通過N+2條PCI-X總線形成一個(gè)環(huán)路；再通過程序配置把每個(gè)節(jié)點(diǎn)的內(nèi)存映射到每條PCI-X總線地址上。通過實(shí)驗(yàn)對(duì)比，可以得到本發(fā)明和傳統(tǒng)系統(tǒng)相比較得到的參數(shù)差別，如下表所
權(quán)利要求
1.基于PCI互聯(lián)的地址內(nèi)存映射系統(tǒng)，其特征在于包括N個(gè)處理器節(jié)點(diǎn)，每?jī)蓚€(gè)處理器節(jié)點(diǎn)之間通過PCI — X總線連接，N個(gè)處理器節(jié)點(diǎn)均連接同一個(gè)中央控制器，其中，NS I ；每個(gè)處理器節(jié)點(diǎn)包括一個(gè)處理器和一個(gè)橋片，處理器與橋片連接，橋片與中央控制器連接，橋片上包含有兩個(gè)PCI-X總線控制器；所述每?jī)蓚€(gè)處理器節(jié)點(diǎn)之間通過PCI-X總線連接各自的橋片。
2.根據(jù)權(quán)利要求I所述系統(tǒng)的內(nèi)存地址映射方法，其特征在于當(dāng)N個(gè)處理器節(jié)點(diǎn)的橋片在上電復(fù)位后，N個(gè)處理器節(jié)點(diǎn)通過PCI — X總線串聯(lián)形成環(huán)路；每個(gè)處理器節(jié)點(diǎn)的處理器配置各自連接的橋片，使橋片連接的兩條PCI-X總線通過橋片的PCI-PCI橋功能相連接，并且把其中的一條PCI-X總線的地址映射到另外一條PCI-X總線上；然后，每個(gè)處理器配置各自連接的橋片，將橋片連接的兩條PCI-X總線的地址分別映射到該處理器的MPX總線上；最后，按照事先規(guī)劃好的每個(gè)處理器節(jié)點(diǎn)的處理器的內(nèi)存空間，從第一處理器節(jié)點(diǎn)的處理器開始依次配置各自連接的橋片，將第一處理器節(jié)點(diǎn)的橋片連接的兩條PCI-X總線地址分別映射到第二個(gè)處理器節(jié)點(diǎn)的處理器的MPX總線上，依次進(jìn)行地址映射，直至第N個(gè)處理器節(jié)點(diǎn)的橋片連接的兩條PCI-X總線地址分別映射到第一處理器節(jié)點(diǎn)的處理器的MPX總線上；從而完成PCI-X互聯(lián)的地址內(nèi)存映射。
3.根據(jù)權(quán)利要求2所述的基于PCI互聯(lián)的地址內(nèi)存映射系統(tǒng)，其特征在于所述N個(gè)處理器節(jié)點(diǎn)通過PCI - X總線串聯(lián)形成環(huán)路是指，每個(gè)處理器節(jié)點(diǎn)的兩個(gè)PCI-X總線控制器經(jīng)過自動(dòng)初始化后，一個(gè)PCI-X總線控制器為主模式控制器，另一個(gè)PCI-X總線控制器為從模式控制器；然后，第一處理器節(jié)點(diǎn)的主模式控制器通過PCI — X總線連到第二處理器節(jié)點(diǎn)的從模式控制器，第二處理器節(jié)點(diǎn)的主模式控制器通過PCI - X總線連到第三處理器節(jié)點(diǎn)的從模式控制器，……，第N-I處理器節(jié)點(diǎn)的主模式控制器通過PCI — X總線連到第N處理器節(jié)點(diǎn)的從模式控制器，第N處理器節(jié)點(diǎn)的主模式控制器通過PCI - X總線連到第一處理器節(jié)點(diǎn)的從模式控制器，從而通過N條PCI-X總線形成一個(gè)環(huán)路。
4.根據(jù)權(quán)利要求I或3所述的基于PCI互聯(lián)的地址內(nèi)存映射系統(tǒng)，其特征在于所述處理器為MPC7448處理器，該處理器的工作頻率為I. OGHz到I. 5GHz，所述Flash為512Mbyte、32bi的Flash，F(xiàn)lash的接口支持128Mbyte/s的傳輸數(shù)率。
5.根據(jù)權(quán)利要求I或3所述的基于PCI互聯(lián)的地址內(nèi)存映射系統(tǒng)，其特征在于所述橋片為PowerPC橋片，橋片為MPC7448、DDR SDRAM和PCI-X總線提供無阻塞的數(shù)據(jù)通道，橋片同時(shí)支持PowerPC工作在MPX總線模式。
6.根據(jù)權(quán)利要求I或3所述的基于PCI互聯(lián)的地址內(nèi)存映射系統(tǒng)，其特征在于所述PCI-X/PCI總線的最高速率為100MHz、64bit。
7.根據(jù)權(quán)利要求I或3所述的基于PCI互聯(lián)的地址內(nèi)存映射系統(tǒng)，其特征在于所述每個(gè)處理器節(jié)點(diǎn)還具備四個(gè)千兆以太網(wǎng)接口，是由其對(duì)應(yīng)的橋片實(shí)現(xiàn)。
全文摘要
本發(fā)明公開了基于PCI互聯(lián)的地址內(nèi)存映射系統(tǒng)，包括N個(gè)通過PCI－X總線串聯(lián)形成環(huán)路的處理器節(jié)點(diǎn)，其中N≥1；每個(gè)節(jié)點(diǎn)包括相互連接的處理器和橋片，橋片與中央控制器連接；該系統(tǒng)映射方法是首先將每個(gè)節(jié)點(diǎn)的一條PCI-X總線地址映射到另一PCI-X總線上，然后將每個(gè)節(jié)點(diǎn)的PCI-X總線地址映射到該節(jié)點(diǎn)的處理器MPX總線上；最后，將前一節(jié)點(diǎn)的PCI-X總線地址分別映射到下一節(jié)點(diǎn)的處理器MPX總線上，依次地址映射，從而完成PCI-X互聯(lián)的地址內(nèi)存映射；本發(fā)明解決了傳統(tǒng)結(jié)構(gòu)復(fù)雜和傳輸速度慢的問題，很大程度地降低了生產(chǎn)成本，結(jié)構(gòu)簡(jiǎn)單，體積小，生產(chǎn)成本較低；還可根據(jù)處理器需要進(jìn)行自動(dòng)配置內(nèi)存映射的大小。
文檔編號(hào)G06F13/36GK102629239SQ20121004762
公開日2012年8月8日 申請(qǐng)日期2012年2月28日 優(yōu)先權(quán)日2012年2月28日
發(fā)明者王翔, 肖紅, 榮彬杰 申請(qǐng)人:四川賽狄信息技術(shù)有限公司