專利名稱：基于pci總線單路接收解調器性能測試系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及VSAT衛(wèi)星通信領域，特別涉及一種基于PCI總線單路接收解調器性能測試系統(tǒng)。
背景技術：
PCI總線是一種兼容性很強、功能非常齊全的計算機總線。PCI總線可同時支持多組外圍設備，而且不受制于處理器， 為CPU及高速外圍設備提供高性能、高吞吐量的數(shù)據(jù)通路，因此PCI總線已成為局部總線的新標準，PCI總線作為接口被廣泛運用于通信領域和計算機領域。PCI總線在VSAT衛(wèi)星通信領域中的其中一種運用是，PCI總線作為接口運用于單路接收解調器中，例如LH-2接收解調器就是采用的基于PCI總線的單路接收解調器。基于PCI總線單路接收解調器是LH-2接收解調器系統(tǒng)的重要組成部分，為了對LH-2接收解調器系統(tǒng)的接收系統(tǒng)進行驗證，需要對接收系統(tǒng)進行長期運行考核，對LH-2接收解調器系統(tǒng)的各分系統(tǒng)進行單機測試與聯(lián)機測試，驗證各分系統(tǒng)與其它分系統(tǒng)接口的匹配性，同時還要為接收系統(tǒng)提供物理連接接口、動態(tài)參數(shù)輸入，進而提供仿真運行環(huán)境。如圖I所示，基于PCI總線的單路接收解調器的原理是從中頻處理器傳輸過來的模擬中頻信號經過高精度的模數(shù)轉換器變?yōu)橹蓄l數(shù)字信號，在數(shù)字下變頻器里對中頻數(shù)字信號進行下變頻、濾波和抽取，然后送入可編程邏輯器件FPGA里進行數(shù)字信號的解調，最后得到需要的數(shù)字信息，最后通過PCI總線接口，將處理后的數(shù)字信號傳輸?shù)街鳈C進行分析處理?；赑CI總線的單路接收解調器的解調是在FPGA里實現(xiàn)，所以可以在線仿真實現(xiàn)對基于PCI總線的單路接收解調器的性能進行測試。

發(fā)明內容
本發(fā)明的目的是提供一種基于PCI總線單路接收解調器性能測試系統(tǒng)，利用該測試系統(tǒng)進行性能測試，能大幅度提高調試速度，縮短開發(fā)周期，提高電路板的集成度和系統(tǒng)的性能。為了實現(xiàn)上述發(fā)明目的，本發(fā)明提供了以下技術方案
基于PCI總線單路接收解調器性能測試系統(tǒng)，該系統(tǒng)包括接收信號輸入輸出電路，所述接收信號輸入輸出電路連接測試接口信號邏輯電路，所述測試接口信號邏輯電路包括FPGA及其外圍電路(如下載電路、晶振電路、電源電路)，所述測試接口信號邏輯電路連接PCI協(xié)議接口電路，所述PCI協(xié)議接口電路連接設置有PCI插槽的計算機，所述PCI協(xié)議接口電路還連接有PCI接口配置電路，所述PCI接口配置電路對PCI協(xié)議接口電路的PCI配置寄存器和本地配置寄存器進行配置，所述PCI協(xié)議接口電路為測試接口信號邏輯電路提供高性能的PCI總線接口，所述測試接口信號邏輯電路通過PCI總線接口與計算機進行通信，所述測試接口信號邏輯電路還與FPGA邏輯信息靜態(tài)存儲電路連接。
利用上述性能測試系統(tǒng)，實現(xiàn)基于PCI總線單路接收解調器的性能測試，首先在將解調電路的邏輯信息寫入計算機中，進行仿真，驗證邏輯關系是否正確，能夠通過編譯則該邏輯信息，反之，該邏輯信息不正確；將仿真正確后的邏輯信息進行綜合后仿真，輸入時鐘信號，觀察仿真結果；仿真結果正確后進行布局布線，并驗證布局布線是否正確，輸入時鐘信號，觀察仿真結果；若仿真結果正確，將布局布線后生成的文件通過加載至測試接口信號邏輯電路的FPGA中，通過接收信號輸入輸出電路輸入信號至FPGA解調，利用仿真軟件測量輸入輸出電路的數(shù)字信號的交換，觀察解調后輸出信號與仿真結果是否一致，驗證實際工作時邏輯信息是否正確；若正確，則將邏輯時序信息從FPGA中加載至FPGA邏輯信息靜態(tài)存儲電路存儲。與現(xiàn)有技術相比，本發(fā)明的有益效果本發(fā)明基于PCI總線單路接收解調器性能測試方法及系統(tǒng)，利用FPGA的在線仿真功能實現(xiàn)在線仿真，當仿真結果不正確時進行在線修改，大幅度提高了基于PCI總線單路接收解調器調試速度，縮短了基于PCI總線單路接收 解調器開發(fā)周期，提高了電路板的集成度和系統(tǒng)的性能。


圖I為基于PCI總線的單路接收解調器的原理框圖。圖2為基于PCI總線單路接收解調器性能測試系統(tǒng)框圖。
具體實施例方式下面結合試驗例及具體實施方式
對本發(fā)明作進一步的詳細描述。但不應將此理解為本發(fā)明上述主題的范圍僅限于以下的實施例，凡基于本發(fā)明內容所實現(xiàn)的技術均屬于本發(fā)明的范圍。如圖2所示，基于PCI總線單路接收解調器性能測試系統(tǒng)框圖。該測試系統(tǒng)包括接收信號輸入輸出電路、FPGA邏輯信息靜態(tài)存儲電路、測試接口信號邏輯電路、計算機、PCI協(xié)議接口電路、PCI接口配置電路，所述接收信號輸入輸出電路連接測試接口信號邏輯電路，所述測試接口信號邏輯電路包括FPGA及其外圍電路(如下載電路、晶振電路、電源電路等)，F(xiàn)PGA邏輯信息靜態(tài)存儲電路與FPGA連接，所述測試接口信號邏輯電路連接PCI協(xié)議接口電路，所述計算機上設置有PCI插槽，所述PCI協(xié)議接口電路與計算機連接，PCI協(xié)議接口電路還與PCI接口配置電路連接。所述PCI協(xié)議接口電路為測試接口信號邏輯電路提供高性能的PCI總線接口，所述測試接口信號邏輯電路通過PCI總線接口與計算機進行通信，PCI協(xié)議接口電路由PCI總線接口芯片9054提供，所述PCI總線接口芯片9054的PCI配置寄存器和本地配置寄存器由PCI接口配置電路進行設置，PCI接口配置電路由93CS46N串行EEROM芯片提供。利用基于PCI總線單路接收解調器性能測試系統(tǒng)，實現(xiàn)基于PCI總線單路接收解調器的性能測試，其步驟如下
步驟I :將解調電路的邏輯、時序信息寫入計算機中，使用仿真軟件ISE對該解調電路邏輯信息進行前仿真，即選擇仿真軟件中編譯功能，驗證輸入的該解調電路邏輯信息的邏輯關系是否正確，如果仿真時通過編譯，則邏輯關系正確，如果邏輯關系不正確，則仿真時不能通過仿真軟件的編譯功能，則需要修改輸入的邏輯時序信息，直至編譯通過；
步驟2 :若邏輯關系正確，則進行綜合優(yōu)化，即通過ISE軟件的綜合功能將邏輯、時序信息轉化為具體的電路圖；然后進行綜合優(yōu)化后仿真，選擇ISE軟件的模擬功能，輸入時鐘信號，觀察仿真結果；如果仿真結果正確，則進入步驟3 ;如果仿真結果不正確，則檢查綜合優(yōu)化是否正確，若綜合優(yōu)化不正確，則重新進行綜合優(yōu)化，若綜合優(yōu)化正確，則對邏輯時序信息進行修改，返回步驟I ;
步驟3 :進行布局布線及布局布線后仿真，將綜合后輸出的邏輯網(wǎng)表翻譯成所選器件的底層文件和硬件原語，將該邏輯信息映射到具體器件結構單元上，實現(xiàn)布局布線；選擇ISE軟件的模擬功能，輸入時鐘信號，觀察仿真結果；如果布局布線后仿真正確，則進入步驟4，如果布局布線后仿真不正確，則檢查布局布線是否正確，若布局布線不正確，則重新布局布線，若布局布線正確，則檢查綜合優(yōu)化是否正確，進一步檢查邏輯時序信息是否正確；步驟4 :進行硬件仿真驗證，將布線后生成的配置文件下載到FPGA中，提供真實的物理接口，動態(tài)輸入輸出參數(shù)，驗證其實際工作情況與輸入的邏輯時序信息實現(xiàn)的功能是否一 致。其操作是，PCI協(xié)議接口電路通過PCI接口芯片提供高性能的總線接口，PCI總線接口通過PCI插槽與計算機連接，通過PCI總線接口實現(xiàn)FPGA與計算機通信。接收的信號輸入輸出電路提供輸入信號給FPGA，F(xiàn)PGA提供測試接口信號并實現(xiàn)與ISE軟件接口的對接，F(xiàn)PGA將輸入信號傳輸至計算機的同時對輸入信號進行解調，解調后的信號通過接收的信號輸入輸出電路輸出，觀察輸出信號與ISE軟件仿真結果是否一致，若一致，則將邏輯時序信息從FPGA中加載至FPGA邏輯信息靜態(tài)存儲電路存儲，若不一致，則依次檢查硬件、布局布線、綜合仿真、邏輯時序信息是否正確；
步驟5 :進行長期驗證，接收的信號輸入輸出電路提供輸入信號，系統(tǒng)上電后，F(xiàn)PGA從FPGA邏輯信息靜態(tài)存儲電路自動加載邏輯時序信息，利用ISE軟件測量輸入輸出電路的數(shù)字信號的交換，進行驗證，即觀察輸出信號與ISE軟件仿真結果是否一致。利用本發(fā)明基于PCI總線單路接收解調器的性能系統(tǒng)，實現(xiàn)基于PCI總線單路接收解調器的性能測試，利用FPGA的在線仿真功能實現(xiàn)在線仿真，當仿真結果不正確時進行在線修改，大幅度提高了基于PCI總線單路接收解調器調試速度，縮短了基于PCI總線單路接收解調器開發(fā)周期。
權利要求
1.基于PCI總線單路接收解調器性能測試系統(tǒng)，其特征在干，該系統(tǒng)包括接收信號輸入輸出電路，所述接收信號輸入輸出電路連接設置有FPGA的測試接ロ信號邏輯電路，所述測試接ロ信號邏輯電路連接PCI協(xié)議接ロ電路，所述PCI協(xié)議接ロ電路連接設置有PCI插槽的計算機，所述PCI協(xié)議接ロ電路還連接有PCI接ロ配置電路，所述PCI接ロ配置電路對PCI協(xié)議接ロ電路的PCI配置寄存器和本地配置寄存器進行配置，所述PCI協(xié)議接ロ電路為測試接ロ信號邏輯電路提供高性能的PCI總線接ロ，所述測試接ロ信號邏輯電路通過PCI總線接ロ與計算機進行通信，所述測試接ロ信號邏輯電路還與FPGA邏輯信息靜態(tài)存儲電路連接； 利用該基于PCI總線單路接收解調器的性能測試系統(tǒng)進行性能測試， 首先在將解調電路的邏輯信息寫入計算機中，進行仿真，驗證邏輯關系是否正確，能夠通過編譯則該邏輯信息，反之該邏輯信息不正確； 將仿真正確后的邏輯信息進行綜合后仿真，輸入時鐘信號，觀察仿真結果；仿真結果正確后進行布局布線，并驗證布局布線是否正確，輸入時鐘信號，觀察仿真結果； 若仿真結果正確，將布局布線后生成的文件通過加載至測試接ロ信號邏輯電路的FPGA中，通過接收信號輸入輸出電路輸入信號至FPGA解調，利用仿真軟件測量輸入輸出電路的數(shù)字信號的交換，觀察解調后輸出信號與仿真結果是否一致，驗證實際工作時邏輯信息是否正確；若正確，則將邏輯時序信息從FPGA中加載至FPGA邏輯信息靜態(tài)存儲電路存儲。
全文摘要
本發(fā)明公開了一種基于PCI總線單路接收解調器性能測試系統(tǒng)，該測試系統(tǒng)包括接收信號輸入輸出電路，所述接收信號輸入輸出電路連接設置有FPGA的測試接口信號邏輯電路，F(xiàn)PGA連接有FPGA邏輯信息靜態(tài)存儲電路，所述測試接口信號邏輯電路連接PCI協(xié)議接口電路，所述計算機上設置有PCI插槽，所述PCI協(xié)議接口電路與計算機連接，PCI協(xié)議接口電路還連接有PCI接口配置電路。本發(fā)明的基于PCI總線單路接收解調器性能測試系統(tǒng)，大幅度提高了單路接收解調器調試速度，縮短了單路接收解調器開發(fā)周期，提高了電路板的集成度和系統(tǒng)的性能。
文檔編號G06F11/26GK102662812SQ20121010454
公開日2012年9月12日 申請日期2012年4月11日 優(yōu)先權日2012年4月11日
發(fā)明者吳偉林, 姜維, 宋慧, 稅成俠, 肖躍先 申請人:成都林海電子有限責任公司