專利名稱：用于微拼接的存儲器訪問的存儲器控制器接口的制作方法
用于微拼接的存儲器訪問的存儲器控制器接口技術(shù)領(lǐng)域
本發(fā)明的實施例一般涉及存儲器體系結(jié)構(gòu)，確切地來說涉及存儲器控制器與系統(tǒng)存儲器之間的存儲器通道。
背景技術(shù)：
在具有一致或統(tǒng)一存儲器訪問的存儲器體系結(jié)構(gòu)(有時稱為統(tǒng)一存儲器體系結(jié)構(gòu)(UMA))中，處理器和圖形控制器共享系統(tǒng)存儲器以降低成本。通常，可以優(yōu)化UMA存儲器體系結(jié)構(gòu)以處理從處理器發(fā)到系統(tǒng)存儲器中的存儲器請求(讀/寫訪問)。典型的UMA 存儲器體系結(jié)構(gòu)兼顧圖形控制器發(fā)出的存儲器請求。目前，圖形性能對于支持三維(3D)以及更高分辨率變得越加重要。
在典型的UMA存儲器體系結(jié)構(gòu)中，高速緩存存儲器使用固定的64 (64)字節(jié)高速緩存行來支持處理器發(fā)出的存儲器請求和圖形控制器發(fā)出的存儲器請求。UMA存儲器體系結(jié)構(gòu)中的典型存儲器控制器具有一個或兩個存儲器通道。每個存儲器通道與每個存儲器模塊共享地址總線中的所有地址線以便執(zhí)行讀或?qū)懺L問。典型存儲器通道中的數(shù)據(jù)總線通常是六十四￠4)位寬，由此同時從存儲器訪問給定地址的八(8)字節(jié)的連續(xù)數(shù)據(jù)。能以多種方式將這些位的數(shù)據(jù)總線布線到存儲器模塊，具體根據(jù)所采用的存儲器的類型和存儲器大小而定。
雖然處理器通常使用從存儲器訪問的所有64位的連續(xù)數(shù)據(jù)，但是圖形控制器通常不會這樣。當圖形控制器在UMA存儲器體系結(jié)構(gòu)中發(fā)出存儲器請求時，可能廢棄非常多連續(xù)數(shù)據(jù)。因此，在典型的UMA存儲器體系結(jié)構(gòu)中，圖形控制器發(fā)出的存儲器請求并未有效率地利用存儲器通道的帶寬。


根據(jù)下文的詳細描述，本發(fā)明實施例的特征將變得顯而易見，其中
圖1A圖示其中可以利用本發(fā)明實施例的典型計算機系統(tǒng)的框圖。
圖1B圖示其中可以利用本發(fā)明實施例的客戶機-服務(wù)器系統(tǒng)的框圖。
圖2A圖示其中可以利用本發(fā)明實施例的第一處理單元的框圖。
圖2B圖示其中可以利用本發(fā)明實施例的第二處理單元的框圖。
圖3A圖示耦合到一對存儲器通道的存儲器控制塊的高層框圖，其中每個存儲器通道包括四個存儲器子通道。
圖3B圖示耦合到高速緩存存儲器和一對存儲器通道的存儲器控制塊中的存儲器控制器的詳細框圖，其中每個存儲器通道包括多個(S個)子通道。
圖4A是圖示在使用線性存儲器訪問而沒子通道的情況中將視頻顯示器上的像素映射到通過存儲器通道的存儲器訪問的示意圖。
圖4B是圖示在以兩個子通道支持微拼接(micro-tiling)存儲器訪問的情況中將視頻顯示器上的像素映射到通過存儲器通道的存儲器訪問的示意圖。
圖4C是圖示在以四個子通道支持微拼接存儲器訪問的情況中將視頻顯示器上的像素映射到通過存儲器通道的存儲器訪問的示意圖。
圖5A是圖示通過64位寬的存儲器通道的線性64字節(jié)存儲器訪問的示意圖。
圖5B是圖示通過一對32位寬的存儲器子通道的一對32字節(jié)存儲器訪問的獨立子通道存儲器訪問的示意圖。
圖5C是圖示通過四個16位寬的存儲器子通道的四個16字節(jié)存儲器訪問的獨立子通道存儲器訪問的示意圖。
圖6圖示存儲器通道的地址信號線位圖。
圖7A圖示耦合到主機印刷電路板上安裝的連接器的多芯片存儲器模塊的框圖。
圖7B圖示主機印刷電路板上嵌入的多個存儲器芯片和存儲器控制器的框圖。
圖8圖示支持通過存儲器子通道的微拼接存儲器訪問的存儲器集成電路的框圖。
圖9A圖示用于實現(xiàn)16位寬的存儲器子通道和16字節(jié)存儲器訪問的耦合到模式寄存器的地址重載邏輯的示意圖。
圖9B圖示用于實現(xiàn)32位寬的存儲器子通道和32字節(jié)存儲器訪問的耦合到模式寄存器的地址重載邏輯的示意圖。
圖9C圖示用于實現(xiàn)32位寬的存儲器子通道和32字節(jié)存儲器訪問的重排 (swizzle)邏輯的示意圖。
圖9D圖示用于實現(xiàn)32位寬的存儲器子通道和32字節(jié)存儲器訪問而將圖9B的地址重載邏輯與圖9C的重排邏輯組合的簡化邏輯的示意圖。
圖10圖示用于提供微拼接存儲器訪問的存儲器集成電路的方法的流程圖。
附圖中相似的引用數(shù)字和符號表示指示提供相似功能的單元。
具體實施方式
在下文對本發(fā)明實施例的詳細描述中，給出了許多特定細節(jié)以便提供對本發(fā)明的透徹理解。但是，對于本領(lǐng)域技術(shù)人員來說，顯然本發(fā)明實施例可以在沒有這些特定細節(jié)的情況下實施。在其他情況中，對公知的方法、過程、組件和電路未進行詳細描述，以不致于妨礙對本發(fā)明實施例的多個方面的描述。
由于高速緩存行的大小的原因，集成圖形計算機系統(tǒng)的存儲器效率通常是有限的。非常常見的情況是，用于圖形的理想存儲器訪問大小是4至16字節(jié)的數(shù)據(jù)，因為圖像處理器一次對一個或多個像素或紋素(texel)操作。但是，UMA存儲器體系結(jié)構(gòu)是針對64 字節(jié)高速緩存行來進行優(yōu)化的，以便優(yōu)化處理器存儲器效率。在64字節(jié)高速緩存行的情況中，圖形控制器發(fā)出的存儲器請求平均起來導致大量從存儲器提取而從未被圖形控制器使用的數(shù)據(jù)。未使用的數(shù)據(jù)可以稱為過度提取。
包括微拼接的本發(fā)明實施例減少來自圖形控制器的存儲器請求的過度提取同時維持具有集成圖形控制器的UMA存儲器體系結(jié)構(gòu)中處理器的高速緩存行需求。通常，微拼接包括新存儲器體系結(jié)構(gòu)和新存儲器控制器體系結(jié)構(gòu)。雖然描述了新存儲器控制器體系結(jié)構(gòu)，但是本申請的焦點在于支持微拼接的新存儲器體系結(jié)構(gòu)。為了支持微拼接存儲器體系結(jié)構(gòu)，新存儲器子系統(tǒng)在存儲器通道內(nèi)提供獨立的子通道存儲器訪問。至存儲器中的這些獨立的子通道存儲器訪問可以稱為微拼接或微拼接的存儲器訪問，一般稱為微拼接。
簡言之，微拼接能夠?qū)崿F(xiàn)由對不連續(xù)的存儲器片段或存儲器塊的更小請求構(gòu)成存儲器請求。微拼接存儲器體系結(jié)構(gòu)能夠基于請求方的需求使讀和寫存儲器提取在大小和結(jié)構(gòu)上有所變化。為了正確地標識更小的塊，由微拼接的存儲器控制器將附加地址信息提供到系統(tǒng)存儲器中。例如，在本發(fā)明的一個實施例中，可以將64位寬的存儲器通道(物理位寬)分成四個16位寬的子通道。在此實現(xiàn)中，64字節(jié)存儲器訪問(存儲器通道的邏輯字節(jié)寬)由四個不連續(xù)的16字節(jié)塊構(gòu)成(假定存儲器事務(wù)是8個傳送的突發(fā))。每個子通道使用一些唯一的地址信息。圖3A是四個16位子通道的示范實現(xiàn)，其中每個子通道具有一些唯一的地址信息。微拼接存儲器體系結(jié)構(gòu)的其他實現(xiàn)可以改變每個子通道的大小以及提供到每個子通道中的獨立地址線的數(shù)量。
有多種方法可用于將附加的獨立地址信息提供到存儲器陣列的每個子通道，包括通過將新的專用線從存儲器控制器布線到存儲器集成裝置或重新定位(retarget)存儲器模塊中布線的要作為附加地址線的未用糾錯碼(ECC)信號線來提供附加地址線。還可以通過在典型未用期間(例如當將列地址寫入到存儲器集成電路時的存儲器周期期間)重載現(xiàn)已存在的地址信號線來提供獨立的附加地址信息。在此情況中，可以在存儲器模塊中實現(xiàn)微拼接支持，并且仍具有對現(xiàn)已存在的存儲器模塊實現(xiàn)的后向兼容性。這些方法可以單獨使用或與本發(fā)明實施例組合來使用，以通過期望數(shù)量的地址線(包括任何附加地址線)提供附加地址信息。
在本發(fā)明的一個實施例中，經(jīng)主板將附加地址信號線布線到存儲器集成電路以支持微拼接和微拼接的存儲器訪問。這些新的地址信號線是專用的地址線，它們從存儲器控制器經(jīng)主板布線到存儲器集成電路裝置。在本發(fā)明的另一個實施例中，經(jīng)主板將附加地址信號線布線到新的連接器，并且將具有新引腳分布(pinout)的新存儲器模塊插入到該新連接器中。
在本發(fā)明的另一個實施例中，可以利用地址信號重載來傳送附加地址以支持微拼接。典型的動態(tài)隨機存取存儲器(DRAM)集成電路在行地址選通(RAS#)控制信號斷言為低時經(jīng)這些地址信號線來接收行地址。當列地址選通(CAS#)控制信號斷言為低時DRAM集成電路經(jīng)較少的地址信號線接收列地址。雖然行地址經(jīng)所有現(xiàn)已存在的地址信號線來發(fā)送， 但是據(jù)觀察，常常有較少的列地址經(jīng)相同的地址信號線發(fā)送。即，使用較少的現(xiàn)已存在的地址信號線來傳送列地址信號。因此，當CAS#控制信號斷言為低時，可以經(jīng)未用地址信號線將附加地址信號傳送到DRAM集成電路。以此方式，只需布設(shè)幾乎很少的附加地址信號線即可支持微拼接的附加尋址功能。
在本發(fā)明的另一個實施例中，可以利用未用糾錯碼或奇偶檢驗信號線來傳送附加地址以支持微拼接。在一些存儲器模塊中，可以通過使糾錯碼(ECC)集成電路監(jiān)視數(shù)據(jù)位以及使附加存儲器存儲ECC數(shù)據(jù)以支持糾錯碼(ECC)。但是，通常由于較為昂貴，所以僅在高端系統(tǒng)(例如服務(wù)器)中才使用具有ECC的存儲器模塊。在計算機數(shù)量較大的桌上型或客戶端計算機中，通常由于ECC是額外的開銷而不支持ECC。在這些情況中，通常為ECC或奇偶校驗預留的許多存儲器模塊引腳被閑置未用。在沒有ECC的存儲器模塊中，可以使用未用的ECC或奇偶校驗引腳來傳送附加地址以支持微拼接。還可以使用其他未用非接觸 (NC)引腳來提供附加的獨立地址信號線以支持微拼接。
在本發(fā)明的另一個實施例中，可以通過將未用引腳提供的附加地址信號線與列地址傳送期間的地址信號重載組合來實現(xiàn)附加的獨立地址信號傳送。
在標準的存儲器通道中，例如在基于雙數(shù)據(jù)速率(DDR)DRAM技術(shù)的存儲器通道中，存儲器通道的邏輯寬度可以視為M字節(jié)寬。一個數(shù)據(jù)字節(jié)中有8個位。有時存儲器通道的邏輯寬度與經(jīng)存儲器模塊的數(shù)據(jù)傳送的突發(fā)長度相關(guān)。即，利用按基地址遞增的連續(xù)地址，構(gòu)成一個突發(fā)的數(shù)據(jù)傳送連續(xù)地訪問M字節(jié)的數(shù)據(jù)。通常，要訪問(讀或?qū)?的字節(jié)塊的基地址是通道的邏輯寬度的整數(shù)倍。存儲器通道的物理寬度是存儲器控制器與存儲器模塊之間的數(shù)據(jù)總線的位寬度。典型的最小突發(fā)長度可以是8個存儲器周期且起始字節(jié)順序可以由地址線的最低有效位設(shè)置。在64位的典型物理寬度的情況中，8個存儲器周期訪問存儲器通道中的64字節(jié)的數(shù)據(jù)。因此，存儲器通道的典型邏輯寬度是64字節(jié)的數(shù)據(jù)。
如先前論述的，存儲器通道的邏輯寬度是可以利用基地址連續(xù)傳送的字節(jié)數(shù)，而存儲器通道的物理寬度是存儲器控制器與存儲器模塊之間的數(shù)據(jù)總線的位寬(“WDB”)。微拼接的存儲器系統(tǒng)均等地將存儲器通道的邏輯寬度和物理寬度分成具有更小邏輯字節(jié)寬度和更小物理位寬度的子通道。
存儲器的微拼接將存儲器通道的物理寬度(Wdb位)和存儲器通道的邏輯寬度(M 字節(jié))拆分成S個子通道(Ws。)。每個子通道的物理寬度為Ws。= ffDB/S位而邏輯寬度為N =Μ/S字節(jié)。因此，對于每個數(shù)據(jù)傳送突發(fā)，可以經(jīng)每個子通道中的Wsc位的數(shù)據(jù)線傳送N 字節(jié)的數(shù)據(jù)。存儲器通道可以使存儲器中總共有Ta個存儲器位置供訪問。每個子通道訪問存儲器通道的全部存儲器位置(Tsa)的一個子集，其中Tssc = TML/S0
在微拼接存儲器中，每個子通道可以經(jīng)存儲器通道彼此獨立地訪問更小粒度的數(shù)據(jù)。為了使它們完全獨立，可以將單獨的地址信號線從存儲器控制器布線到每個子通道。為了避免布設(shè)太多單獨的地址信號線，可以在子通道之間共享一些地址信號線，以便可以獨立地從一組共用地址中選擇存儲器位置。因此，呈交到每個子通道的地址具有其值可以不同于呈交給其他子通道的地址中的對應(yīng)位的多個獨立地 址位(“I”)。因此，雖然每個子通道上傳送的數(shù)據(jù)表示相鄰的數(shù)據(jù)塊，但是每個子通道上的數(shù)據(jù)塊并不一定由來自相鄰的地址范圍的數(shù)據(jù)構(gòu)成。
可以在不同的系統(tǒng)中使用本發(fā)明的實施例，例如圖1A-1B中圖示的那些系統(tǒng)?，F(xiàn)在參考圖1A，其中圖示可以利用本發(fā)明實施例的典型計算機系統(tǒng)100的框圖。計算機系統(tǒng) 100A包括第一處理單元101 ;例如鍵盤、調(diào)制解調(diào)器、打印機、外部存儲裝置等的輸入/輸出裝置(I/O) 102 ;以及例如CRT或圖形顯示器的監(jiān)視裝置(M) 103。監(jiān)視裝置(M) 103能以人可理解的格式(例如可視或音頻格式)提供計算機信息。系統(tǒng)100可以是除計算機系統(tǒng)外的多種不同電子系統(tǒng)。
現(xiàn)在參考圖1B，其中圖示可以利用本發(fā)明實施例的客戶機服務(wù)器系統(tǒng)100B?？蛻魴C服務(wù)器系統(tǒng)100B包括耦合到網(wǎng)絡(luò)112的一個或多個客戶機110A-110M以及耦合到網(wǎng)絡(luò) 112的服務(wù)器114?？蛻魴C110A-110M經(jīng)由網(wǎng)絡(luò)112與服務(wù)器114通信，以便傳送或接收信息，并獲得對服務(wù)器上可能需要的任何數(shù)據(jù)庫和/或應(yīng)用軟件的訪問。客戶機110A-110M和服務(wù)器114可以是典型計算機系統(tǒng)100A的實例。服務(wù)器114具有含存儲器的處理單元，并且還可以包括一個或多個磁盤驅(qū)動器存儲裝置。服務(wù)器114可以在存儲區(qū)網(wǎng)絡(luò)(SAN)中用作例如網(wǎng)絡(luò)連接的存儲(NAS)裝置，并且具有磁盤陣列?？梢杂啥鄠€客戶機110A-110C經(jīng)網(wǎng)絡(luò)112共享對服務(wù)器114的數(shù)據(jù)訪問。
現(xiàn)在參考圖2A，其中圖示可以利用本發(fā)明實施例的第一處理單元10IA的框圖。處理單元IOlA可以包括如圖所示耦合在一起的處理器電路201、存儲器控制塊202、外部高速緩存存儲器203E、一個或多個存儲器通道204A-204N，圖形控制器206以及輸入/輸出控制器207?？梢詫⑻幚砥鲉卧狪OlA的處理器電路201、存儲器控制塊202、高速緩存存儲器 203E、圖形控制器206和輸入/輸出控制器207的其中兩個或兩個以上單元的組合一起集成到單個集成電路中。例如，可以將存儲器控制塊202、圖形控制器206以及輸入/輸出控制器207 —起集成為一個集成電路210。又如，可以將處理器電路201、存儲器控制塊202、 高速緩存存儲器203E、圖形控制器206以及輸入/輸出控制器207 —起集成為一個集成電路210'。又如，可以將具有其存儲器控制器的存儲器控制塊202集成到處理器電路201 中。雖然耦合在處理器電路201與存儲器控制塊202之間的外部高速緩存存儲器203E圖示為集成電路210'的一部分，但是它可以是單獨的電路。有時，高速緩存存儲器203E保留在集成電路210'外部，因為單獨制造大存儲器容量更有效率。
處理器電路201可以作為多處理器集成電路包括一個或多個執(zhí)行單元或多于一個處理器(也稱為核處理器)，例如處理器A-N201A-201N。處理器電路201的每個處理器可以具有一級或多級芯片上或內(nèi)部高速緩存存儲器2031或共享相同的內(nèi)部高速緩存存儲器。其他多級高速緩存存儲器可以在處理器201外部，并與存儲器控制器實現(xiàn)接口，例如外部高速緩存存儲器203E。與微計算機所具有的那些一樣，處理器電路201也可以具有芯片上或內(nèi)部隨機存取存儲器(RAM)和芯片上或內(nèi)部只讀存儲器(ROM)。處理器201、它的一個或多個執(zhí)行單元以及一級或多級高速緩存存儲器可以經(jīng)由存儲器控制塊20連同一個或多個存儲器通道204A-204N來讀或?qū)憯?shù)據(jù)(包括指令)。
耦合到一個或多個存儲器通道204A-204N和處理器201以及圖形控制器206并耦合于它們之間的存儲器控制塊202可選地具有它自己的內(nèi)部高速緩存存儲器203M或它可以作為另一級高速緩存存儲器而為外部的。存儲器控制塊202包括一個或多個微拼接存儲器控制器MCA-MCN 208A-208N,它們各對應(yīng)于一個或多個存儲器通道204A-204N的相應(yīng)一個
一個或多個存儲器通道204A-204N的每一個包括一個或多個存儲器模塊 MMl-MMn。每個存儲器模塊包括一個或多個存儲器集成電路或裝置。所述一個或多個存儲器集成電路或裝置可以是多種類型的存儲器集成電路，包括動態(tài)隨機存取存儲器(DRAM)電路、靜態(tài)隨機存取存儲器(SRAM)電路或非易失性隨機存取存儲器(NVRAM)電路。但是，在本發(fā)明的優(yōu)選實施例中，一個或多個存儲器集成電路是動態(tài)隨機存取存儲器(DRAM)電路。
一個或多個存儲器通道204A-204N的每一個包括兩個或兩個以上存儲器子通道。 在圖2A中，在每個存儲器通道204A-204N中包含四個存儲器子通道205A-205D。暫時參考圖2B，在每個存儲器通道204A-204N中包含兩個存儲器子通道205A' -205B'。雖然每個存儲器通道中圖示了兩個和四個子通道，但是應(yīng)理解還可以有存儲器通道的其他劃分，包括偶數(shù)或奇數(shù)個子通道的其他劃分。隨著存儲器通道的邏輯寬度或突發(fā)長度增加，此情況尤其突顯。
可以將每個存儲器通道204A-204N中的一個或多個存儲器模塊MMl-MMN配置成支持微拼接。存儲器控制塊可以使用一種算法來確定一個或多個存儲器模塊是否支持微拼接?？梢詫⒁粋€或多個存儲器模塊中包含的一個或多個存儲器電路或裝置配置成支持微拼接。所述一個或多個存儲器電路可以是啟用微拼接(MTE)的并可以分配所述一個或多個存儲器電路來支持特定的存儲器子通道。該一個或多個存儲器電路可以包括附加的引腳或在模式寄存器中具有用于啟用微拼接和分配給特定的存儲器子通道的附加位。在由存儲器電路提供附加引腳的情況中，可以使用外部跳線引腳、跳線連線或微開關(guān)(例如DIP開關(guān))來配置微拼接支持。在存儲器電路中提供模式寄存器的情況中，可以使用至每個子通道的數(shù)據(jù)總線的獨立部分來以適合的加載選通加載模式寄存器。
可以將I/O控制器207耦合到存儲器控制塊202以便將數(shù)據(jù)寫入所述一個或多個存儲器通道204A-204N，這樣該數(shù)據(jù)就可被處理器201訪問。處理單元IOlA還可以包括無線網(wǎng)絡(luò)接口電路(WNIC) 213、有線網(wǎng)絡(luò)接口電路或網(wǎng)卡(NIC) 214、通用串行總線(USB)和/ 或火線(FW)串行接口 215和/或耦合到I/O控制器207的磁盤驅(qū)動器216。無線網(wǎng)絡(luò)接口電路(WNIC) 213提供例如經(jīng)由無線局域聯(lián)網(wǎng)、wifi(IEEE 802. 11)、藍牙或其他無線電連接的至基本無線電單元的無線電連接。無線聯(lián)網(wǎng)互連(WNIC) 213包括通過無線電波耦合到基本無線電單元或其他移動無線電單元的天線。NIC 214提供以太網(wǎng)連線的局域網(wǎng)連接。 USB/FW串行接口 215允許擴充系統(tǒng)而包括其他I/O外圍設(shè)備。磁盤驅(qū)動器216是公知的裝置，它為處理器201提供可重寫存儲裝置。磁盤存儲裝置216可以是軟磁盤、zip磁盤、DVD 光盤、硬盤、可重寫光盤、閃速存儲器或其他非易失性存儲裝置的其中一種或多種。
可以將圖形控制器206耦合到存儲器控制塊202以便讀取數(shù)據(jù)和將數(shù)據(jù)寫入到一個或多個存儲器通道204A-204N中。處理器201可以將數(shù)據(jù)寫入到一個或多個存儲器通道 204A-204N,以便該數(shù)據(jù)可被圖形控制器206訪問并可在圖形顯示器或視頻裝置上顯示?？梢詫D形顯示器217耦合到圖形控制器206。視頻接口 218可以耦合到圖形控制器206。視頻接口 218可以是模擬和/或數(shù)字的視頻接口。
在處理單元IOlA中，處理器201、I/O控制器207和圖形控制器206可以經(jīng)由存儲器控制塊202中的存儲器控制器來訪問一個或多個存儲器通道204A-204N中的數(shù)據(jù)。存儲器控制塊中的存儲器控制器與相應(yīng)的存儲器通道204A-240N實現(xiàn)接口以便在系統(tǒng)存儲器與處理器201、1/0控制器207與圖形控制器206之間讀和寫數(shù)據(jù)。在微拼接的存儲器控制器208A-208N分別與存儲器通道204A-204N實現(xiàn)接口的情況中，可以有地址總線的地址信號線220、數(shù)據(jù)總線的數(shù)據(jù)信號線222和控制與時鐘信號線224作為存儲器接口的一部分。 耦合到I/O控制器207的輸入裝置(例如磁盤存儲裝置216)也可以讀取信息和將信息寫入到系統(tǒng)存儲器中。
通常，將數(shù)據(jù)總線的數(shù)據(jù)信號線222分配給S個子通道。在圖2B中，其中S為四， 將數(shù)據(jù)總線的數(shù)據(jù)信號線222分配到四個子通道，如子通道數(shù)據(jù)線222A、222B、222C和222D 所示，并將它們耦合到相應(yīng)的子通道205A、205B、205C和20 中。例如，將64位總線劃分成四組16位數(shù)據(jù)線。在本發(fā)明的一個實施例中，可以在這些子通道中共享一些地址信號線 220中，而其他地址信號線對于子通道彼此獨立。在本發(fā)明的另一個實施例中，地址信號線 220可以在每個子通道中完全是獨立的。下文進一步描述地址信號線。
現(xiàn)在參考圖2B，其中圖示可以利用本發(fā)明實施例的第二處理單元IOlB的框圖。 第二處理單元IOlB與第一處理單元IOlA相似，因為它可以包括如圖所示耦合在一起的處理器電路201、存儲器控制塊202、外部高速緩存存儲器203E、一個或多個存儲器通道 204A-204N，圖形控制器206以及輸入/輸出控制器207。為了簡化，對于相似編號的單元請參考圖2A的描述，在此不進行贅述。但是在第二處理單元IOlB中，如圖所示，將一個或多個存儲器通道204A-204N的每個存儲器通道分配到兩個子通道205A'和205B'中。即，子通道的數(shù)量S為2。如圖所示，通過子通道數(shù)據(jù)線222A和222B將數(shù)據(jù)總線的數(shù)據(jù)信號線 222分配到兩個子通道，并將這些數(shù)據(jù)信號線222耦合到相應(yīng)的子通道205A'和205B'。 例如，將64位總線劃分成兩組32位數(shù)據(jù)線。在本發(fā)明的一個實施例中，可以在這些子通道的每個子通道中共享一些地址信號線220中，而其他地址信號線對于子通道彼此獨立。在本發(fā)明的另一個實施例中，地址信號線220可以在每個子通道中完全是獨立的。
現(xiàn)在參考圖3A，其中圖示兩個存儲器通道的框圖。圖3A圖示組合的圖形與存儲器控制器300，也稱為主機300，它耦合到存儲器通道0304A和存儲器通道1304B。分別將存儲器通道0304A和存儲器通道1304B劃分成四個子通道305A、305B、305C和30 。每個存儲器通道具有獨立的微拼接存儲器控制器以支持存儲器通道的子通道。每個存儲器通道具有獨立的數(shù)據(jù)總線。例如，假定存儲器通道的每個數(shù)據(jù)總線為總共64位數(shù)據(jù)位寬，則每個子通道耦合到一組獨立的16位的數(shù)據(jù)總線。將子通道305A耦合到數(shù)據(jù)位D15-D0，將子通道 305B耦合到數(shù)據(jù)位D31-D16，將子通道305C耦合到D47-D32，以及將子通道30 耦合到數(shù)據(jù)位D63-D48，如圖3A中所示。
如前文論述的，在本發(fā)明的一個實施例中，可以在這些子通道的每個子通道中共享一些地址信號線中，而其他地址信號線對于子通道彼此獨立。例如，地址信號線310(標記為Axx-AlO、BA2-BA0)對于所有子通道305A-30 都是共享的。S卩，這些地址信號線310 的每個地址信號線都可以向外發(fā)散，并耦合到每個子通道。相比之下，地址信號線311A(標記為A9-A6的第一組)獨立地耦合到子通道305A。地址信號線31IB (標記為A9-A6的第二組)獨立地耦合到子通道305B。地址信號線311C(標記為A9-A6的第三組)獨立地耦合到子通道305C。地址信號線31ID (標記為A9-A6的第四組)獨立地耦合到子通道30 。
理想的情況下，提供足夠的獨立地址線能夠?qū)崿F(xiàn)分配的存儲器頁大小粒度內(nèi)的完全可尋址。通常由管理圖形存儲器空間的軟件來設(shè)置頁大小。例如，考慮兩個通道高速緩存行交織的存儲器子系統(tǒng)中進行4千字節(jié)(KB)頁大小分配的情 況。將2KB的頁映射到每個存儲器通道。在此情況中，可以使用五個地址線來尋址存儲器的每個物理頁中的32個 64B高速緩存行。因此，十五個附加的獨立地址線對于四個16位子通道的實現(xiàn)應(yīng)是理想的。 它們圖示為最初第一組地址信號線311A、標記為第一組地址線A10-A6，其下是地址信號線 311B-D，分別標記為第二組、第三組和第四組地址線(標為A10-A6)。如果將較少的附加獨立地址線設(shè)為可用，則每個子通道可尋址的獨立地址空間減少。如果將更多獨立地址線設(shè)為可用于每個子通道，則增加每個子通道可尋址的獨立地址空間。為了實現(xiàn)兩個32位子通道，期望具有五個附加獨立地址線。
在本發(fā)明的一個實施例中，可以在存儲器控制器與子通道之間布設(shè)額外的地址信號線，以便提供獨立地址信號線，如圖3A所示。在本發(fā)明的另一個實施例中，可以將地址信號重載到現(xiàn)已存在的地址線上。在本發(fā)明的另一個實施例中，可以采用布設(shè)額外地址信號線與重載地址信號的組合來支持微拼接。在本發(fā)明的另一個實施例中，可以為每個子通道提供一組完整的獨立地址線，而無需圖3A所示的共享的地址線310。但是，使用共享的地址信號線310因避免獨立地址信號線的布線而省下了印刷電路板區(qū)域。
暫時參考圖6，其中圖示使用共享的地址位和獨立地址位的存儲器通道的地址信號線位圖。即，圖6是圖示地址位在物理地址中的解釋的地址位圖。將一組I個獨立地址位(IAB)提供到每個子通道以支持微拼接。可以將一組零個或多個(SA個)共享的地址位(SAB)提供到所有的子通道。將存儲器請求分配到子通道時使用一組Q個子通道選擇位 (SSB)。在DRAM存儲器內(nèi)，使用一組P個子通道數(shù)據(jù)地址位(SDAB)來尋址DRAM存儲器內(nèi)每個高速緩存行中的字節(jié)。該組P個SDAB位通常是地址信號線圖(line map)的最低有效位。實際上在存儲器控制器與子通道存儲器之間并未路由該組Q個SSB位和P個SDAB位， 應(yīng)理解，正在訪問的數(shù)據(jù)塊的基地址是突發(fā)大小的整數(shù)倍。即，可以由存儲器集成電路、例如DRAM裝置根據(jù)雙數(shù)據(jù)速率(DDR)存儲器規(guī)范在內(nèi)部生成P個SDAB位。雖然圖6圖示了選擇來共享的某些地址位和獨立地址位，但是可以分配其他地址位。即，將P個子通道數(shù)據(jù)地址(SDAB)位上的地址位劃分成SA個共享的地址(SAB)位和I個獨立地址(IAB)位一般是任意的。
現(xiàn)在參考圖4A-4C，圖示使用拼接的地址空間對三角形的理想化像素圖渲染。圖 4A圖示使用非微拼接的存儲器系統(tǒng)在拼接的地址空間中對三角形401的光柵化，在該非微拼接的存儲器系統(tǒng)中邏輯通道寬度是64字節(jié)。圖4B-4C圖示使用微拼接的存儲器系統(tǒng)在拼接的地址空間中對三角形401的光柵化。三角形401的光柵化的單位是片元 (fragment)4020 一個片元402可以表示一個像素或紋素。拼接的地址空間是一種其中將邏輯上二維的數(shù)據(jù)陣列組織為一組子陣列以使子陣列內(nèi)的數(shù)據(jù)存儲在連續(xù)的地址空間范圍中并因此在存儲器中高度局部化的地址空間。線性尋址的邏輯上二維的數(shù)據(jù)陣列沒有這種子陣列；相反而是在行中從左到右、然后從上到下下移到下一行來線性地尋址例如片元 402的數(shù)據(jù)。因此，垂直方向上相鄰的片元402在存儲器中可能相距較遠。
與圖4A比較，圖4B-4C示出微拼接存儲器訪問如何提供更小的存儲器請求的優(yōu)點。圖4A-4C的每一個附圖示出對應(yīng)于不同存儲器請求大小的三角形401的光柵化。
在圖4A中，單個存儲器請求包含表示16個片元的數(shù)據(jù)。這些個體方塊402的每一個方塊表示一個片元，每個片元通常為32位或4字節(jié)的數(shù)據(jù)。圖4A-4C圖示20X20片元的陣列。如圖4A所示,4X4片元的陣列是跨度(span)404,表示64字節(jié)存儲器請求。圖 4C中將子跨度424圖示為2X2片元的陣列或16字節(jié)存儲器請求。圖4B中圖示雙子跨度 414，它是按2X4片元的陣列朝向的32字節(jié)存儲器請求。
圖4A-4C之間的差異說明了因為存儲器請求大小減小在過度提取中的理論上減小。在圖4A-4C的每一個附圖中，三角形401需要訪問相同數(shù)量的片元。但是，存儲器訪問通常傳送多于一個片元的數(shù)據(jù)，從而它可能包含表示三角形401內(nèi)的片元408和三角形401 外的片元406的數(shù)據(jù)。表示三角形401外的片元406的數(shù)據(jù)是過度提取的，這導致無效率地利用存儲器寬度。
在圖4A中，64字節(jié)存儲器訪問傳送跨度404的數(shù)據(jù)，4 X 4片元塊。例如，跨度404A 是第一個64字節(jié)存儲器訪問?？缍?04B是第二個64字節(jié)存儲器訪問。例如，考慮三角形 401包含大約57個像素要渲染。對于64字節(jié)存儲器訪問的情況，需要10個存儲器訪問來訪問該三角形內(nèi)的65個片元。額外95個片元的數(shù)據(jù)被訪問，但是可能不會被使用。
在圖4B中，32字節(jié)存儲器訪問傳送雙子跨度的數(shù)據(jù)，2X4片元塊或64字節(jié)存儲器訪問的一半。例如，雙子跨度414A是第一個32字節(jié)存儲器訪問。雙子跨度414B是第二個32字節(jié)存儲器訪問。對于32字節(jié)存儲器訪問的情況，需要13個存儲器訪問來訪問該三角形內(nèi)的65個片元。額外47個片元的數(shù)據(jù)被訪問，但是可能不會被使用。
在圖4C中，16字節(jié)存儲器訪問傳送子跨度的數(shù)據(jù)，2X2片元塊或64字節(jié)存儲器訪問的四分之一?？缍?24A是第一個16字節(jié)存儲器訪問?？缍?24B是第二個16字節(jié)存儲器訪問?？缍?24C是第三個16字節(jié)存儲器訪問?？缍?24D是第四個16字節(jié)存儲器訪問。對于16字節(jié)存儲器訪問的情況，需要22個存儲器訪問來訪問該三角形內(nèi)的65個片元。 額外13個片元的數(shù)據(jù)被訪問，但是可能不會被使用。
考慮另一個示例，在圖4A、4B和4C的每一個中三角形401需要65個像素或片元 (260字節(jié))來顯示。在圖4A中，大約存儲器的10個跨度被訪問，包括160個像素或640字節(jié)數(shù)據(jù)來渲染三角形401。在圖4B中，大約13個雙子跨度數(shù)據(jù)被訪問，包括112個像素或 448字節(jié)的數(shù)據(jù)來渲染三角形401。在圖4C中，大約22個子跨度的數(shù)據(jù)被訪問，包括88個片元或352字節(jié)的數(shù)據(jù)來渲染三角形401。因此與圖4A相比，圖4B和4C中利用在每個存儲器通道內(nèi)的子通道實現(xiàn)微拼接尋址減少了過度提取的像素或片元406。
如前文所論述的，圖4B-4C圖示使用包括存儲器子通道的微拼接的存儲器系統(tǒng)在拼接的地址空間中對三角形401的光柵化。在圖4B中，可以由兩個32字節(jié)寬的存儲器子通道構(gòu)成64字節(jié)寬的存儲器通道。在此情況中，微拼接的存儲器訪問將兩個不相鄰的32 字節(jié)訪問組合成一個64字節(jié)訪問，對兩個子通道的每個子通道各執(zhí)行一個訪問，總共64字節(jié)的大小。對三角形的光柵化產(chǎn)生訪問雙子跨度414的請求。例如，微拼接存儲器控制器可以將訪問雙子跨度414C和414D的請求組合成單個微拼接的存儲器訪問。又如，該存儲器控制器可以將訪問雙子跨度414E和414F的請求組合成單個微拼接的存儲器請求?？梢詫⒃L問雙子跨度的請求的其他組合構(gòu)成單個微拼接的存儲器請求或訪問。在本發(fā)明的一個或多個實施例中，組合的子通道訪問具有SA個共享的地址位中的共享的地址位模式。
在圖4C中，可以由四個16字節(jié)寬的存儲器子通道構(gòu)成64字節(jié)寬的存儲器通道。 在此情況中，微拼接的存儲器訪問將四個不相鄰的16字節(jié)訪問組合成單個64字節(jié)訪問，對四個子通道的每個子通道各執(zhí)行一個訪問，總共64字節(jié)的大小。對三角形的光柵化產(chǎn)生訪問子跨度424的請求。例如，微拼接存儲器控制器可以將訪問子跨度424E、424F、424G和 424H的請求組合成單個微拼接的存儲器訪問。可以將訪問子跨度的請求的其他組合構(gòu)成單個微拼接的存儲器請求或訪問。在本發(fā)明的一個或多個實施例中，組合的子通道存儲器訪問對應(yīng)于四個存儲器子通道的每一個存儲器子通道具有SA個共享的地址位中的共享的地址位模式。
在理想的情況中，假定所有微拼接的存儲器請求都可以被微拼接事務(wù)匯編器利用來構(gòu)建64B存儲器事務(wù)而沒有未使用的子通道。即，微拼接的效率取決于事務(wù)匯編器326A、 326B構(gòu)造充分填充的存儲器事務(wù)的能力。
現(xiàn)在參考圖3B，其中圖示多通道存儲器子系統(tǒng)，該多通道存儲器子系統(tǒng)包括耦合到系統(tǒng)存儲器通道的微拼接的存儲器控制塊300和一個或多個高速緩存存儲器203。在存儲器控制塊300內(nèi)，多通道存儲器子系統(tǒng)包括用于至系統(tǒng)存儲器的每個存儲器通道的微拼接存儲器控制器。
在圖3B中，提供兩個存儲器通道304A和304B。因此，為相應(yīng)的存儲器通道304A 和304B提供兩個微拼接存儲器控制器32IA和321B。每個存儲器通道304A、304B可以由S 個子通道305A-305S組成。每個子通道305在邏輯上為N字節(jié)寬和B位寬。每個存儲器通道304在邏輯上為M = N*S字節(jié)寬。
在存儲器控制塊300與高速緩存存儲器203之間的是寫數(shù)據(jù)路徑301和讀數(shù)據(jù)路徑302，它們可以包括其上可發(fā)出讀和寫請求的命令路徑或地址路徑。在讀事務(wù)的情況中， 從存儲器控制塊300經(jīng)讀數(shù)據(jù)路徑302將N字節(jié)返回到高速緩存203。在寫事務(wù)的情況中， 從高速緩存203經(jīng)寫數(shù)據(jù)路徑301將N字節(jié)寫請求提供到存儲器控制塊300。雖然在高速緩存203與存儲器控制塊300之間發(fā)出N字節(jié)讀或?qū)懻埱螅菍⒄埱竺枋鰹?X2拼接陣列以表示2 X 2像素或紋素陣列，例如可在四個子通道的情況中使用的。
存儲器控制塊300包括通道分配器320、第一存儲器控制器321A以及第二存儲器控制器321B。存儲器控制塊300還耦合到存儲器通道O 304A和存儲器通道I 304B。存儲器通道0304A包括“S”個子通道305A-305S。相似地，存儲器通道1304B包括“S”個子通道305A-305S。共享的地址線310從每個存儲器控制器322耦合到每個子通道305A-305S。 獨立地址線311A-311S耦合到相應(yīng)的子通道305A-305S。數(shù)據(jù)總線子通道部分312A-312S 的每個部分耦合到相應(yīng)的存儲器子通道305A-305S。
存儲器控制器321A包括子通道分配器322A、重排序緩沖器324A和事務(wù)匯編器 326A并且存儲器控制器321B包括子通道分配器322B、重排序緩沖器324B和事務(wù)匯編器 326B。
將N字節(jié)數(shù)據(jù)的存儲器請求、通道的邏輯寬度耦合到通道分配器320中。通道分配器將存儲器請求分配到存儲器通道0304A或存儲器通道1304B，具體根據(jù)包括存儲器通道的易變性(variability)的情況而定。在由通道分配器分配到存儲器通道之后，將N字節(jié)請求耦合到相應(yīng)的存儲器控制器321A或321B中以及耦合到子通道分配器322A或322B 中。
子通道分配器322A和322B將N字節(jié)請求分配到子通道305A-305S的其中之一。 暫時參考圖6，可以通過如下過程定義標識子通道分配s : (I)將請求地址“A”右移位P SDAB 位，得到新的整數(shù)值又(其中X = A>>P)。(2)子通道分配的值“s”是又的最低有效Q SSB 位(例如 s = A &((I << Q)_l))。
微拼接存儲器控制器321A-321B的每一個微拼接存儲器控制器分別具有重排序緩沖器324A和重排序緩沖器324B。重排序緩沖器將存儲器請求重新排序到子通道中，以便增加每個存儲器通道中的帶寬效率。要在地址“A”處讀或?qū)慛字節(jié)數(shù)據(jù)塊的請求進入存儲器控制器322A或322B，并被分配到子通道，然后被置于重排序緩沖器中。重排序緩沖器可以作為每個子通道的重排序隊列來實現(xiàn)。重排序緩沖器的其他實現(xiàn)也是可能的。
事務(wù)匯編器326A、326B通過從重排序緩沖器中選擇S個讀請求(每個子通道一個)來形成讀事務(wù)，使得所有S個請求具有相同的共享的地址位。通過從重排序緩沖器中選擇S個寫請求(每個子通道一個)來形成寫事務(wù)，使得所有S個請求具有相同的共享的地址位。例如，事務(wù)匯編器326A、326B可以每個子通道對應(yīng)于一個地在存儲器通道中由四個16字節(jié)請求匯編一個64字節(jié)事務(wù)。
當嘗試形成事務(wù)時，微拼接的控制器中的事務(wù)匯編器可能無法找到一組并行的請求(每個子通道一個)，使得SA個共享的地址位對于所有子通道是相同的。在這種情況中， 可以不在未找到請求的子通道上傳送任何數(shù)據(jù)，或如果在該子通道上傳送數(shù)據(jù)，則可以廢棄該數(shù)據(jù)。
現(xiàn)在參考圖5A-5C，其中圖示對應(yīng)于每個存儲器通道500A-500C的示范字節(jié)排序。 在圖5A中，存儲器通道500A具有從O到63編號的64字節(jié)的傳送大小。可以由64位物理寬度的存儲器通道訪問64字節(jié)的邏輯寬度。
在圖5B中，可以將存儲器通道500B劃分成兩個存儲器子通道505A和505B，每個存儲器子通道傳送64字節(jié)傳送的一半，從而每個子通道傳送32字節(jié)。對于存儲器子通道 505A來說，對圖5A所示的進行了重新排序，被訪問的存儲器字節(jié)編號為從O到31。對于存儲器子通道505B來說，對圖5A所示的進行了重新排序，被訪問的字節(jié)編號為從32到63。
在圖5C中，可以將存儲器通道500C劃分成四個存儲器子通道515A、505B、515C和 515D,每個存儲器子通道傳送64字節(jié)傳送的四分之一，從而每個子通道傳送16字節(jié)。存儲器子通道515A訪問對圖5A所示的重新排序的編號為從O到15的存儲器字節(jié)。存儲器子通道515B訪問對圖5A所示的重新排序的存儲器字節(jié)16到31。存儲器子通道515C訪問對圖5A所示的重新排序的編號為32-47的字節(jié)。存儲器子通道51 訪問對圖5A所示的重新排序的編號為48-63的字節(jié)。以此方式，將64字節(jié)傳送均等地分布在這些存儲器子通道的每個存儲器子通道之間，同時對字節(jié)編號重新排序和分配。
現(xiàn)在參考圖6，在本發(fā)明的其他實施例中，可以采用不同方式對字節(jié)重新排序。
如先前論述的，為了支持微拼接存儲器訪問，可以使用SA個共享的地址位以及I 個獨立地址位，同時利用Q個子通道選擇位和P個子通道數(shù)據(jù)地址位來尋址高速緩存行訪問的物理字節(jié)。對于64字節(jié)高速緩存行來說，Q個子通道選擇位和P個子通道數(shù)據(jù)地址位之和是6。
在圖6中，將P個子通道數(shù)據(jù)地址位指示為A0-A8。在圖6中，Q個子通道選擇位標記為A10、A8以及如果還有其他子通道選擇位則標記為AlO與A8之間的編號。在圖6中， I個獨立地址位標記為A9、A10、A16、A18、A24以及如果還有其他獨立地址位則標記為A9、 A10、A16、A18、A24之間的編號。在圖6中，SA個共享的地址位標記為例如All、A15、A17、 A19、A20、A25、A26和Αχ。在這些編號之間的編號可以用于另外的共享的地址位。
就I個獨立地址位而言，子通道地址在彼此的地址偏移量內(nèi)是獨立的。為了使子通道完全彼此獨立，可以 使用將命令和地址完整地從存儲器控制器復制到每個子通道，但是這會大大地增加存儲器控制器引腳計數(shù)，輸入/輸出驅(qū)動器的硅區(qū)域以及主機印刷電路板或主板上所需的布線區(qū)域。相反，本發(fā)明的實施例在所有子通道之間共享一個或多個部分的子通道地址位，并允許余下I個獨立地址位對于每個子通道是獨立的，如圖6所示。因此，妥當?shù)剡x擇I個獨立地址位可以實現(xiàn)平衡I個地址信號復制到每個子通道的成本的前提下的帶寬效率的提聞。
如先前所論述的，能以不同方式獲取I個獨立地址位，包括將附加的地址線布線到每個存儲器子通道和/或使用地址重載。
現(xiàn)在參考圖7Α，其中圖示存儲器模塊(MM) 710，它是存儲器模塊MMl-MMn的示范。 存儲器模塊710可以是任何類型的存儲器模塊，例如SIMM或DIMM。存儲器模塊710包括耦合到印刷電路板751的存儲器集成電路芯片(“存儲器裝置”)752。印刷電路板751包括耦合到主機印刷電路板762的邊緣連接器760的邊緣連接器或邊緣連接754。
為了支持存儲器的微拼接，在本發(fā)明的一個實施例中，可以使用印刷電路板751 的邊緣連接754的引腳分布的未用或未連接引腳來將附加的地址信號線獨立地提供到存儲器集成電路752?？梢允褂眠吘夁B接754的這些未用或未連接引腳將附加的獨立地址信號線布線到存儲器集成電路752。在裝配到主板762的對應(yīng)邊緣連接器760中可見到相同的未用引腳。在主板762上將附加的獨立地址信號線763從存儲器控制塊中的存儲器控制器布線到現(xiàn)已存在的連接器，以提供附加的獨立地址信息。可以發(fā)現(xiàn)存儲器模塊的邊緣連接754的引腳分布有許多不同類型的未用或未連接引腳。
例如，奇偶校驗或糾錯碼(ECC)功能可以具有作為邊緣連接754的引腳分布的一部分預留的引腳。為了將存儲器模塊的成本降低到消費級，常常從存儲器模塊取消奇偶校驗和ECC功能，而使預留的信號線和引腳常常被閑置未用。即，奇偶校驗/ECC信號線可能布線到主板的所有邊緣連接器中，但是僅當其中安裝了啟用ECC的存儲器模塊(例如雙列直插存儲器模塊(DIMM))時，這些奇偶校驗/ECC信號線才會被使用。將存儲器模塊的現(xiàn)已存在的未用ECC線/引腳重新定位為獨立地址信號線，并用于實現(xiàn)非ECC存儲器模塊中的微拼接。但是，在使用ECC線/引腳來實現(xiàn)微拼接時，無法在存儲器模塊上同時啟用ECC和微拼接功能。此解決方案在通常不需要(或不想要)啟用奇偶校驗/ECC的環(huán)境中較為有效。
又如，邊緣連接754的引腳分布中預留的可選低有效(active low)數(shù)據(jù)信號線常常閑置未用，因為它們作為所提供的高有效(active high)信號線的備用。又如，存儲器模塊的邊緣連接754的引腳分布內(nèi)預留的可選測試引腳常常閑置未用，因為未使用該測試模式。
在任何情況中，將這些未用引腳重新定位以作為獨立地址信號引腳755A-755D，以及在主機印刷電路板762上布設(shè)獨立地址信號線763，在存儲器模塊710的PCB 751上將獨立地址信號線756A-756D布線到存儲器集成電路752。
在一些情況中，存儲器模塊710還可以包括支持集成電路750，例如緩沖器集成電路(“緩沖器”)或糾錯控制(ECC)集成電路。但是如先前論述的，如果存儲器模塊710上不提供ECC，則可以將為ECC預留且未用的邊緣連接754弓丨腳用于至存儲器子通道的獨立地址線來支持微拼接。
為了支持微拼接和存儲器子通道的獨立尋址，可以將存儲器模塊710上的存儲器集成電路752劃分并分配到不同的存儲器子通道，例如圖7A所示的四個存儲器子通道 205A、205B、205C和20 。存儲器集成電路752的數(shù)據(jù)I/O通常為4、8或16位寬。對于存儲器通道的物理寬度為64位以及每個存儲器子通道為16位的情況，將四個16位寬的存儲器集成電路752分別一對一地分配到四個存儲器子通道205A、205B、205C和20 。將八個 8位寬的存儲器集成電路752分別一次兩個地分配到四個存儲器子通道205A、205B、205C和 205D來為存儲器通道提供64位的物理寬度并為每個存儲器子通道提供16位。將十六個4 位寬的存儲器集成電路752分別一次四個地分配給四個存儲器子通道205A、205B、205C和 205D來為存儲器通道提供64位的物理寬度并為每個存儲器子通道提供16位。
在兩個存儲器子通道的情況中，將四個16位寬的存儲器集成電路752分別一次兩個地分配到兩個存儲器子通道來為存儲器通道提供64位的物理寬度以及為每個存儲器子通道提供32位。將八個8位寬的存儲器集成電路752分別一次四個地分配給兩個存儲器子通道來為存儲器通道提供64位的物理寬度并為每個存儲器子通道提供32位。將十六個 4位寬的存儲器集成電路752分別一次八個地分配給兩個存儲器子通道來為存儲器通道提供64位的物理寬度并為每個存儲器子通道提供32位。
利用存儲器模塊的邊緣連接754的未用引腳和標準邊緣連接器760，存儲器模塊 710可以與現(xiàn)已存在的存儲器子系統(tǒng)后向兼容。在本發(fā)明的另一個實施例中，為新的邊緣連接754和新的邊緣連接器760提供添加的獨立地址信號線以支持微拼接存儲器。但是在本發(fā)明的此實施例中，專門將存儲器模塊和邊緣連接器設(shè)計為支持存儲器的微拼接而不與現(xiàn)已存在的系統(tǒng)后向兼容。在本發(fā)明的另一個實施例中，存儲器集成電路焊接到主板，而非使用存儲器模塊710或邊緣連接器760。
現(xiàn)在參考圖7B，通過直接焊接到主機印刷電路板762來將752存儲器集成電路 752連同具有微拼接的存儲器控制器208A-208N的存儲器控制塊202以及其他組件一起嵌入到主機印刷電路板762上，這些組件的其中一些是先前在圖2A-2B中描述和圖示的。以主機印刷電路板762上的布線區(qū)域為代價，可以在存儲器控制塊202中的微拼接的存儲器控制器208A-208N與存儲器集成電路752之間布設(shè)獨立地址信號線766A-776D。在不同的存儲器子通道205A-20 中的存儲器集成電路752之間不共享這些獨立地址信號線766A-776D。 但是可以在相同存儲器子通道中的一個或多個存儲器集成電路752中間共享這些獨立地址信號線。
例如考慮圖3A，其中每個存儲器通道中可見到四個獨立存儲器子通道?？梢詫γ總€子通道提供附加的四個獨立地址線以獨立地訪問每個子通道中的存儲器區(qū)域。地址線 311A-311D(#ESA9-A6)在每個子通道內(nèi)是獨立的。給定現(xiàn)已存在一組四個地址線，要布設(shè)的附加地址線的總數(shù)是3乘以4即12個獨立地址信號線。當將存儲器焊接在主板上時布設(shè)附加的信號線較為有效?；蛘?，當現(xiàn)已存在的邊緣連接器和存儲器模塊的引腳分布未被完全利用時，可以利用在主板上將附加的信號線布線到存儲器模塊來添加獨立的地址信令。但是，如果現(xiàn)已存在的接頭的引腳被完全利用時，則沒有用于附加線的空間，該方法或布設(shè)附加信號線則不是容易實現(xiàn)的，尤其是在要求后向兼容性的情況下。
現(xiàn)在參考圖8，其中圖示存儲器集成電路800的框圖。存儲器集成電路800作為一個或多個存儲器裝置752包括在存儲器模塊麗I-MMn中。存儲器集成電路800包括如圖示耦合在一起的存儲器陣列801、行地址解碼器802、位線預充電/刷新邏輯803、列解碼器804、傳感放大器陣列和寫驅(qū)動器塊806、控制器808、地址緩沖器811和微拼接控制邏輯 812。微拼接控制邏輯812還可以稱為重載邏輯(OL)。
控制器808包括模式寄存器810，模式寄存器810具有可以經(jīng)設(shè)置/初始化來控制存儲器集成電路800的一般功能的許多位。模式寄存器包括用于存儲位的位存儲電路?？梢酝ㄟ^將適合的位設(shè)置值應(yīng)用于與加載選通相符的地址線820或數(shù)據(jù)線821來設(shè)置模式寄存器810的位。可以在存儲器處于空閑時，通過開關(guān)一個或多個控制線822來生成加載選通，其中一個或多個控制線822被耦合到存儲器集成電路的控制器808?？刂破?08接收一個或多個控制線822。一個或多個控制線822可以包括行地址選通RAS#、列地址選通CAS#、 寫使能WE#、芯片組CS#、存儲器組選擇BAO、BAU BA2或其他標準存儲器集成控制輸入。
更確切地來說，模式寄存器810可以用于配置集成電路800來實現(xiàn)微拼接存儲器訪問。正如下文進一步論述的，模式寄存器810的一個或多個位是微拼接使能位。微拼接使能位可以是高有效，并稱為MTE位?；蛘撸⑵唇邮鼓芪豢梢允堑陀行?，并稱為MTE#。在這兩種情況的任一種情況中，微拼接使能位一般可以稱為微拼接使能位或MTE位。缺省情況下將微拼接使能位復位，使得裝置最初加電或復位時禁用微拼接。這使得存儲器模塊710 和存儲器集成電路800在插入到不支持微拼接的系統(tǒng)中時能后向兼容。模式寄存器810還具有一個或多個子通道選擇(SCS)位，它們指示存儲器集成電路所分配的且存儲器集成電路可訪問的存儲器子通道。將MTE位和一個或多個SCS位耦合到微拼接控制邏輯812中。
微拼接控制邏輯812耦合到多個地址信號線820，以便經(jīng)由地址緩沖器811將地址耦合到列地址解碼器804和/或行地址解碼器802。地址緩沖器811可以鎖存內(nèi)部地址信號線上的地址信號以便為地址解碼器保存它們?？刂七壿?12還耦合到控制器的模式寄存器來接收微拼接使能位和至少一個子通道選擇位，以便支持對存儲器陣列801的微拼接存儲器訪問。響應(yīng)微拼接使能位和至少一個子通道選擇位，控制邏輯812選擇要從其上為其所分配的預定子通道捕獲獨立地址信息的一個或多個地址信號線。即，僅可以將地址信號線的一個子集分配到預定的子通道?？刂七壿?12選擇該子集的地址信號線來提取獨立地址信息?？梢詫⑵渌刂沸盘柧€用于其他子通道或一些地址信號線是每個子通道中共享的地址信號線?？刂七壿?12將獨立地址信息耦合到列地址解碼器804和/或行地址解碼器 802。通過控制邏輯選擇一個或多個地址信號線還可以響應(yīng)列地址加載信號(CAS#)和事務(wù)使能信號來進行。
可以將附加的控制邏輯添加到微拼接控制邏輯812中以及添加到其周圍，以便進一步重排一個有效位到另一個有效位位置的獨立地址信息。當啟用微拼接時，這某種程度地提供了線性尋址方法，例如用于屏幕刷新的線性尋址方法。
傳感放大陣列和寫驅(qū)動器塊806耦合到數(shù)據(jù)輸入/輸出(I/O)總線，并且可以從控制器808接收控制信號以從存儲器陣列801讀取數(shù)據(jù)或?qū)?shù)據(jù)寫入到存儲器陣列801。 傳感放大陣列和寫驅(qū)動器塊806接收要寫入到存儲器陣列801的數(shù)據(jù)，并將從存儲器陣列 801讀取的數(shù)據(jù)驅(qū)動到數(shù)據(jù)輸入/輸出(I/O)總線821上。數(shù)據(jù)輸入/輸出(I/O)總線821 包括存儲器集成電路800的雙向數(shù)據(jù)線，這些雙向數(shù)據(jù)線通常為4、8或16位寬。
存儲器陣列801由可以按行和列組織的存儲器單元組成。存儲器單元通常是動態(tài)隨機存取存儲器(DRAM)單元，但是作為可選項也可以是靜態(tài)類型的隨機存取存儲器 (SRAM)單元或非易失性可編程(NVRAM)類型的可重寫存儲器單元。
行地址解碼器802在地址線上接收行地址，并在字線(WL)之一上生成信號，以便尋址存儲器陣列801中的一行存儲器單元。列解碼器804也在地址線上接收列地址，并選擇要尋址該行存儲器單元內(nèi)的哪些列。列解碼器804實質(zhì)上選擇至要訪問的存儲器單元的位線。在讀訪問中，列解碼器804起復用器的作用。在寫訪問中，列解碼器804起解復用器的功能。列地址解碼器804響應(yīng)共享的列地址信號選擇性地訪問存儲器陣列801內(nèi)的存儲器單元的列，如果模式寄存器內(nèi)的微拼接使能位被設(shè)置，則列地址解碼器804響應(yīng)獨立子通道列地址信號選擇性地訪問存儲器陣列801內(nèi)的存儲器單元的列。
傳感放大器陣列和寫驅(qū)動器塊406可以包括傳感放大器，傳感放大器用于確定讀操作期間在被訪問的存儲器單元內(nèi)存儲了邏輯I還是邏輯O。讀操作期間，被尋址的存儲器單元嘗試將邏輯I或邏輯O驅(qū)動到存儲器陣列的所選位線上。在讀操作期間，傳感放大器檢測被尋址的存儲器單元將邏輯I還是邏輯O驅(qū)動到存儲器陣列的所選位線上。傳感放大器陣列和寫驅(qū)動器塊406還可以包括寫驅(qū)動器，寫驅(qū)動器用于在寫操作期間將邏輯I或邏輯O驅(qū)動到存儲器陣列的所選位線上，以及驅(qū)動到被尋址的存儲器單元中。
預充電/刷新塊803耦合到存儲器陣列801中的位線。在讀或?qū)懖僮髌陂g，預充電/刷新塊803可以在尋址存儲器單元之前預處理位線。預充電/刷新塊803還可以在不活動期間刷新存儲器陣列801的存儲器單元中存儲的數(shù)據(jù)。
在特定的存儲器周期期間，至存儲器集成電路800的一些現(xiàn)存信號線未被使用， 因此可以在此期間將它們重新定位用于其他目的。例如，在CAS(列地址選通)周期期間， 并非所有地址線都被使用?？梢栽贑AS周期期間將這些未用的數(shù)據(jù)信號線重新定位，來將附加地址信息傳送到存儲器模塊(例如DIMM)和其中的存儲器集成電路裝置。在CAS周期期間，存儲器控制塊202中的存儲器控制器208在這些未用地址信號線上發(fā)送附加地址信息。具有添加的微拼接控制邏輯電路812的存儲器集成電路800和模式寄存器810內(nèi)的位識別CAS周期期間未被使用的先前未用地址信號線上的這些重載的信號并將其解碼。
現(xiàn)在參考圖9A，其中圖示為了支持微拼接，示范微拼接存儲器控制邏輯812A耦合到存儲器集成電路內(nèi)的模式寄存器810A。微拼接存儲器控制邏輯812A的示范實現(xiàn)將含有未用存儲器周期(例如CAS周期)期間提供的附加地址信息的重載的地址信號線解碼。微拼接存儲器控制邏輯812A的示意圖假定提供四個子通道，其中每個子通道具有用于支持微拼接的16字節(jié)的邏輯寬度。
微拼接存儲器控制邏輯812A的中央是雙路4輸入復用器900，該雙路4輸入復用器900用于捕獲獨立地址信息。微拼接存儲器控制邏輯812A的雙路4輸入復用器900選擇性地在復用的輸出(A3'和A4')上輸出共享的列地址信號或獨立子通道列地址信號。 雙路4輸入復用器的輸出(A3'和A4')耦合到列地址解碼器的輸入。獨立子通道列地址信號是已選擇要被相應(yīng)存儲器子通道接收的一個或多個獨立列地址信號。
微拼接控制邏輯812A從存儲器集成電路的地址引腳接收地址線。微拼接控制邏輯812A將地址提供到地址緩沖器，以便將其分發(fā)到行地址解碼器和列地址解碼器。存儲器集成電路的一些地址引腳接收共享的行地址信號、共享的列地址信號、獨立列地址信號或它們的組合。例如，地址引腳A5-A9和A13繞過到微拼接控制邏輯812A，并可以將共享的行地址信號和/或共享的列地址信號接收到每個存儲器子通道中。地址引腳A0-A4和A10-A12 耦合到雙路4輸入復用器900，并且如果啟用微拼接，則可以接收共享的行地址信號和獨立列地址信號。如果未啟用微拼接，則耦合到雙路4輸入復用器900的地址引腳A3和A4可以接收共享的行地址信號和/或共享的列地址信號。列地址加載選通引腳CAS#耦合到控制邏輯812A以接收列地址加載選通信號并在分配到給定子通道用于存儲器集成電路內(nèi)捕獲的地址引腳上選擇性地接收適合的一個或多個獨立列地址信號。還可以使用列地址加載選通信號來從適合的地址引腳接收和捕獲共享的列地址信號。
模式寄存器810A可以包括3位存儲電路、例如觸發(fā)器或存儲器單元，用于存儲微拼接使能(MTE)位、子通道選擇位O(SCSO)位和子通道選擇位I(SCSl)位的設(shè)置值。模式寄存器810A中的這三位是利用適合的子通道選擇位和微拼接使能位來編程的。在初始化 (例如加電或復位)期間，這三位被設(shè)置/根據(jù)存儲器集成電路接收的位設(shè)置值復位。這三位還可以在存儲器集成電路空閑且沒有存儲器訪問正在進行時被設(shè)置/復位。可以在地址或數(shù)據(jù)信號線上接收位設(shè)置值，并響應(yīng)耦合到存儲器集成電路中的一個或多個控制線輸入生成的加載選通信號而將其加載到模式寄存器中。如果要在存儲器集成電路中啟用微拼接，則微拼接使位MTE被設(shè)置。因為MTE位是高有效，所以將其設(shè)為高邏輯電平。如果是低有效，則將MTE#位設(shè)為邏輯低電平。在圖9A的示范控制邏輯中，存儲器通道內(nèi)可能有四個或四個以下的子通道。SCSO和SCSI位將存儲器集成電路分配到四個存儲器子通道的其中之一?？梢詫⑾嗤鎯ζ髂K上的其他存儲器集成電路分配到四個存儲器子通道中的另一個存儲器子通道。
在CAS周期期間，使每個子通道的獨立地址信息可存在于現(xiàn)已存在的地址線(例如地址線A0-A4和A10-A12)上。在此示例中，一般使用地址線A3和A4。因此，地址線A0、 Al、A2、A10、A11、A12和A13是重載的信號線(A13可以是微拼接事務(wù)啟用的-基于事務(wù)指定的)。在現(xiàn)已存在的地址線上重載信號線的此方法將實際上六個附加地址線(A0-A2和 A10-A12)提供到存儲器集成電路裝置，而不使用附加的線路(即線路布線)或不使用附加的引腳。
每個存儲器集成電路中提供微拼接存儲器控制邏輯812A，以便響應(yīng)模式寄存器中存儲的子通道選擇位從地址線A0-A4和A10-A12中選擇適合的獨立子通道地址信息。將子通道選擇位的設(shè)置值從模式寄存器810A路由到微拼接存儲器控制邏輯812A以控制復用器 900的輸入選擇過程。復用器900的輸出端耦合到地址信號線A3'和A4'。地址信號線 A3'和A4'耦合到地址解碼器(例如列地址解碼器804)以選擇存儲器陣列內(nèi)的存儲器單J Li ο
微拼接控制邏輯可以在列地址寫訪問時間期間且CAS#是低有效(“CAS周期”)時重載存儲器地址信號線A3'和A4'。即，在沒有微拼接的情況下，當正在將列地址寫入到存儲器集成電路時，地址位AO、Al、A2、AlO、All和Al2通常是未被使用的地址位。被A3' 和A4'代替的地址位A3和A4是用于將列地址寫入到存儲器集成電路的地址位。雖然CAS 周期期間在沒有微拼接的情況下地址位一般未被使用，但是在MS#為低有效(“RAS周期”) 時且將行地址寫入到存儲器集成電路中時，可以使用它們來選擇存儲器集成電路中的行地址。這在本文稱為地址重載。雖然在圖9A中將A0、A1、A2、A10、All和A12圖示為在列地址選通CAS#期間未用的地址位，但是可以利用不同的未用地址位作為重載的地址信號線來支持微拼接。
微拼接存儲器控制邏輯812A包括如圖示耦合在一起的雙路4輸入復用器900、3 輸入AND門電路903、多個2輸入AND門電路904-911以及多個反相器912-918。眾所周知， AND門電路可以由NAND門電路與將其耦合到NAND門電路的輸出的反相器的組合來形成。
雙路4輸入復用器900是一對4至I復用器，其中每個4至I復用器具有耦合在一起的第一選擇控制輸入SO和稱合在一起的第二選擇控制輸入SI。第一 4至I復用器接收輸入110-113，并響應(yīng)選擇控制輸入SO和SI來提供輸出1Y。第二 4至I復用器接收輸入210-213，并響應(yīng)選擇控制輸入SO和SI來提供輸出2Y。如果SO和SI都是邏輯低或0， 則輸入110和210被復用到相應(yīng)的輸出IY和2Y上。如果SO是邏輯高或I而SI是邏輯低或0，則輸入IIl和211被復用到相應(yīng)的輸出IY和2Y上。如果SO是邏輯低或O而SI是邏輯高或I，則輸入112和212被復用到相應(yīng)的輸出IY和2Y上。如果SO和SI都是邏輯高或 1，則輸入113和213被復用到相應(yīng)的輸出IY和2Y上。
雙路4輸入復用器900的第一 4輸入復用器在其相應(yīng)的輸入110-113處接收地址位A3、A0、A1和A2，并選擇它們的其中之一以在其IY輸出處驅(qū)動到地址信號線A3'上。第二 4輸入復用器在其相應(yīng)的210-213輸入處接收地址位A4和A10-A12，并選擇它們的其中之一在其2Y輸出處驅(qū)動到地址信號線A4'上。選擇控制輸入SO和SI分別耦合到AND門電路904-905的輸出。
AND門電路903在其輸出處生成微拼接模式信號(MTM) 902A。微拼接模式信號902A 是高有效，并在獨立地址信號在耦合到雙路4輸入復用器900的重載的地址信號線上時的適合時間生成。反相器912在其耦合到AND門電路903的輸入的輸出處將低有效CAS#信號取反成高有效CAS信號。AND門電路903將CAS信號、MTE位設(shè)置值(ME)和事務(wù)使能信號(TE、地址位A13)進行邏輯與運算以生成微拼接模式信號902A。即如果MTE位啟用微拼接，且TE信號啟用事務(wù)，則在CAS#變?yōu)榈蜁r，生成微拼接模式信號(MTM) 902A。
微拼接模式信號(MTM) 902A被耦合到AND門電路904和905的輸入來門控(gate) 子通道選擇位SCSO和SCSI。如果出于任何原因，微拼接模式信號(MTM)902A為低，則進入復用器900的選擇控制SO和SI在AND門電路904和905的輸出處邏輯上為低或O。在SO 和SI為邏輯低或O的情況下，分別耦合到輸入110和210的地址位A3和A4分別在相應(yīng)的輸出IY和2Y處復用到地址信號線A3'和A4'上。位A3和A4僅分別通過信號線A3'和 A4'。如果未啟用微拼接或如果處于任何其他目的使用位A3和A4(例如行尋址)，則這是缺省條件。
當微拼接模式信號(MTM) 902A是高有效時，子通道選擇位SCSO和SCSI分別通過 AND門電路904和905分別耦合到復用器900的選擇控制輸入SO和SI。因此，當由AND門電路903將微拼接模式信號(MTM) 902A生成為高有效時，子通道選擇位SCSO和SCSI控制將復用器900的相應(yīng)四個輸入復用到相應(yīng)輸出的選擇。指示可以將存儲器IC分配到的子通道的子通道選擇位SCSO和SCSI的設(shè)置值實際上確定在CAS周期期間使用耦合到復用器 900的哪些地址位線來捕獲獨立地址信號。
子通道選擇位SCSO和SCSI的設(shè)置值將對于不同子通道而不同。對于四個子通道，分別有四個不同SCSO和SCSI的設(shè)置值。但是注意可以僅使用兩個不同的子通道選擇位SCSO和SCSI的不同設(shè)置值容易地將設(shè)計為支持四個子通道的微拼接控制邏輯縮減為支持兩個子通道。利用SCSO和SCSI的不同設(shè)置值，在生成微拼接模式信號時，復用器900選擇不同的地址信號線來捕獲獨立地址信號。
微拼接模式信號(MTM) 902A還分別在至AND門電路906-911的第一輸入處耦合到反相器913-918。地址信號A0、A1、A2、A10、A11和A12分別耦合到AND門電路906-911的第二輸入。微拼接模式信號(MTM) 902A實際上門控分別在AND門電路906-911的輸出AO'、 Al'、k2'、A10'、A11'和A12'處進入存儲器集成電路的地址線AO、Al、A2、A10、All和 A12上的信號。即，當微拼接模式信號(MTM)902A邏輯上為低或O時，AND門電路906-911 允許地址線A0、A1、A2、A10、A11和A12上的信號通過而到達輸出AO' 'Al' Λ2'、A10'、 Air和A12'上并到達地址解碼器。當微拼接模式信號(MTM)902A在邏輯上為高或I時， AND門電路906-911驅(qū)動所有輸出AO' 'Al'、A2'、A10'、A11'和A12'為邏輯低或O。 因此，當微拼接模式信號(MTM)902A為高有效來捕獲獨立地址信息時，不使用輸出AO'、 Al'、A2'、A10'、A11'和A12'，因為它們?nèi)勘或?qū)動為O。
現(xiàn)在參考圖9B，其中圖示為了支持微拼接，模式寄存器810B耦合到存儲器集成電路內(nèi)的微拼接控制邏輯812B。微拼接控制邏輯812B在功能上某種程度地與微拼接控制邏輯812A相似，只是微拼接控制邏輯812B用于使用低有效控制信令并支持存儲器通道內(nèi)的兩個子通道。微拼接控制邏輯812B中的電路被構(gòu)成減少通過復用器的選擇控制輸入來選擇地址信號線上的獨立地址信號時的延遲。在要支持兩個存儲器子通道的情況下，微拼接控制邏輯812B接收選為從中接收的地址信號線上的兩組獨立地址信號。微拼接存儲器控制邏輯812B的中央是六路2輸入復用器901A，該六路2輸入復用器901A用于從地址信號線捕獲獨立地址信息。微拼接控制邏輯812B中的六路2輸入復用器901A接收更多且不同的地址信號線，在這些地址信號線上可以選擇性地接收多組獨立地址信號。即，圖6所示的 I個獨立地址位的數(shù)量更大。因此，存儲器子通道內(nèi)的可獨立訪問的存儲器空間更大。
微拼接控制邏輯812B耦合到存儲器集成電路的地址引腳，包括地址弓I腳A0-A8和 A10-A13。在CAS周期期間使每個子通道的獨立地址信息可存在于這些現(xiàn)已存在的地址線上。微拼接控制邏輯選擇性地在內(nèi)部地址信號線A3' -AS'上形成獨立子通道地址信號。 內(nèi)部地址信號線AO' -AS'和All' -AU'經(jīng)由地址緩沖器耦合到地址解碼器。地址緩沖器可以響應(yīng)RAS#和CAS#選通信號來鎖存內(nèi)部地址信號線AO' -A8'和Α1Γ -A13'上的地址信號，然后將這些地址信號耦合到地址解碼器。如圖所示，地址引腳A0-A8和A10-A13 在未用存儲器周期期間已重載地址信號，并耦合到六路2輸入復用器901A的輸入。地址信號線A3-A8是第一組地址信號線，可以經(jīng)第一組地址信號線將第一組獨立地址信號耦合到第一存儲器子通道中。地址信號線A0-A2和A11-A13是第二組地址信號線，可以經(jīng)第二組地址信號線將第二組獨立地址信號耦合到第二存儲器子通道中。響應(yīng)第一子通道選擇位 (SCSO)和微拼接模式信號(MTM#)902B，微拼接控制邏輯812B—般在接收用于第一存儲器子通道的第一組獨立地址信號或用于第二存儲器子通道的第二組獨立地址信號之間選擇。 在六路2輸入復用器901A的輸出處提供所選的一組獨立地址信號。這些獨立地址信號耦合到存儲器集成電路中以便獨立地尋址可以耦合到每個存儲器子通道中的SA個共享的地址位所構(gòu)成的一組共用存儲器位置內(nèi)的不同存儲器位置。
在CAS周期期間，使每個子通道的獨立地址信息可存在于現(xiàn)已存在的地址線(例如地址線A0-A4和A10-A12)。在此示例中，一般使用地址線A3-A8。因此，地址線A0-A2和 A10-A12是重載的信號線(A13可以是微拼接事務(wù)啟用的-基于事務(wù)指定的)。在現(xiàn)已存在的地址線上重載信號線的此方法將六個附加地址線(A0-A2和A10-A12)實際上提供到存儲器集成電路裝置，而不使用附加的線路(即線路布線)或不使用附 加的引腳。
模式寄存器810B可以包括2位存儲電路、例如觸發(fā)器或存儲器單元，它用于存儲低有效微拼接使能位MTE#和子通道選擇位O (SCSO)的設(shè)置值。模式寄存器接收這兩個位的位設(shè)置值。使用一個或多個控制信號生成的加載選通信號將這兩個位設(shè)置值加載到模式寄存器中。在初始化(例如加電或復位)期間，這三位被設(shè)置/根據(jù)存儲器集成電路接收的位設(shè)置值復位。在存儲器集成電路空閑且沒有存儲器訪問正在進行時這三位也會被設(shè)置 /復位。可以在地址或數(shù)據(jù)信號線上接收位設(shè)置值，并響應(yīng)耦合到存儲器集成電路中的一個或多個控制線輸入生成的加載選通信號來將其加載到模式寄存器中。
模式寄存器8IOA中的MTE#位和SCSO位是利用適合的子通道選擇位和微拼接使能位來編程的。如果要在存儲器集成電路中啟用微拼接，則將微拼接使能位(MTE#)低有效信號設(shè)為邏輯低電平。當存儲器子系統(tǒng)支持微拼接時，微拼接使能位被設(shè)置。否則，不設(shè)置微拼接使能位，使得存儲器集成電路與不支持微拼接的較舊系統(tǒng)后向兼容。在圖9B的示范控制邏輯中，存儲器通道內(nèi)可能有兩個可能的子通道。SCSO位將存儲器集成電路分配到存儲器通道內(nèi)的兩個存儲器子通道的其中一個?？梢詫⑾嗤鎯ζ髂K上的其他存儲器集成電路分配到另一個存儲器子通道。
每個存儲器集成電路中提供微拼接存儲器控制邏輯812B，以便響應(yīng)模式寄存器中存儲的子通道選擇位從地址信號引腳中選擇適合的獨立子通道地址信息。將子通道選擇位的設(shè)置值從模式寄存器路由到微拼接存儲器控制邏輯以控制復用器901A的輸入選擇過程。
微拼接控制邏輯812B包括如圖9B所示耦合在一起的第一六路2輸入復用器 901A、第二六路2輸入復用器901B、多個AND門電路906-911、多個反相器913-918和3輸 AOR門電路923。眾所周知，可以通過將反相器的輸入耦合到NOR門電路的輸出來構(gòu)成OR 門電路。先前已提供AND門電路的公知構(gòu)成方式。
第一六路2輸入復用器901A的輸出I禹合到第二六路2輸入復用器901B中的每個復用器的兩個輸入的第一個輸入。地址位或信號線A3、A4、A5、A6、A7和A8稱合到第二六路2輸入復用器901B中的每個復用器的兩個輸入的第二個輸入。第二六路2輸入復用器 901B的輸出端耦合到地址信號線A3' -AS'。地址信號線A3'和AS'耦合到地址解碼器 (例如列地址解碼器804)來選擇存儲器陣列內(nèi)的存儲器單元。地址緩沖器可以鎖存或寄存地址信號線A3' -AS'以保存其狀態(tài)，以便地址解碼器可以將它們解碼。
第一六路2輸入復用器901A使其選擇控制SO耦合到子通道選擇O (SCSO)位，使得直接通過存儲器集成電路的子通道分配來控制復用器901A的輸出。以此方式，較好地處理所選的輸出以將地址信號的傳播延遲降至最小。第二六路2輸入復用器901B使其選擇控制輸入SO耦合到3輸入OR門電路923的輸出、低有效微拼接模式(MTM#)信號902B。如果低有效微拼接模式(MTM#)信號902B邏輯上為低或0，則啟用微拼接存儲器訪問，使得第一六路2輸入復用器90IA的輸出是第二六路2輸入復用器90IB在地址信號線A3' -A8' 上的相應(yīng)邏輯輸出。如果未啟用微拼接訪問，則MTM#為高，由此選擇第二六路2輸入復用器901B中的每個復用器的兩個輸入的第二個輸入，并將地址信號線A3-A8耦合到獨立子通道列地址線A3' -A8'上。在此情況中，第一六路2輸入復用器901A對地址信號A3-A8沒有任何影響，這實際上使地址信號A3-A8繞過微拼接控制邏輯812B并分別驅(qū)動到內(nèi)部地址線 A3' -A8'上。
六路2輸入復用器901A-901B是將選擇控制輸入SO耦合在一起的六個2至I復用器。第一 2至I復用器接收輸入110和111，并響應(yīng)選擇控制輸入SO來提供輸出1Y。第二 2至I復用器接收輸入210和211，并響應(yīng)選擇控制輸入SO來提供輸出2Y。第三2至I復用器接收輸入310和311，并響應(yīng)選擇控制輸入SO來提供輸出3Y。第四2至I復用器接收輸入410和411，并響應(yīng)選擇控制輸入SO來提供輸出4Y。第五2至I復用器接收輸入510 和511，并響應(yīng)選擇控制輸入SO來提供輸出5Y。第六2至I復用器接收輸入610和611，并響應(yīng)選擇控制輸入SO來提供輸出6Y。如果SO為邏輯低或0，則分別將輸入110、210、310、 410,510和610驅(qū)動到輸出1Y、2Y、3Y、4Y、5Y和6Υ上。如果SO為邏輯高或1，則分別將輸入 1Ι1、2Ι1、3Ι1、4Ι1、5Ι1 和 611 驅(qū)動到輸出 1Υ、2Υ、3Υ、4Υ、5Υ 和 6Υ 上。
如先前論述的，3輸入OR門電路923在其輸出處生成低有效微拼接模式(ΜΤΜ#)信號902Β。在其輸入處，3輸入OR門電路923接收微拼接使能位ΜΤΕ#、列地址選通CAS#信號以及事務(wù)使能位TE# (地址線Α10)。如果所有這3個輸入為低邏輯電平或0，則微拼接模CN 102981961 A書明說20/24 頁
式(MTM#)信號902B在邏輯上為低或0，以便從重載的地址線選擇性地接收獨立子通道地址信號。這要求通過將微拼接使能位設(shè)為它的低有效電平或O來啟用微拼接；通過將地址線 AlO設(shè)為邏輯低或O來啟用微拼接事務(wù)；以及通過將CAS#控制信號選通為邏輯低或O來將列地址選通到存儲器集成電路。即，所有這些輸入信號為低有效進入控制邏輯812B來實現(xiàn)微拼接存儲器訪問。如果輸入MTE#、CAS#或TE#的任何其中之一是邏輯高或1，則微拼接模式(MTM#)信號902B在邏輯上為高或I。在微拼接模式(MTM#)信號902B在邏輯上為高或I的情況下，控制邏輯812B的第二六路2輸入復用器901B按常規(guī)將地址信號A3-A8傳遞到內(nèi)部地址線A3' -AS'，而不選擇任何獨立子通道地址信號信息。要求多于一個信號來啟用微拼接訪問可確保不會因僅一個位信號中的錯誤而誤進入微拼接模式。
控制邏輯812B中的AND門電路906-911以與控制邏輯812A中的AND門電路 906-911相似的方式工作，只是控制邏輯812B中的AND門電路906-911選通不同的地址信號，并且可以在沒有反相器913-918的情況下執(zhí)行此操作，因為微拼接模式(MTM#)信號902B是低有效的信號。因此，控制邏輯812B中的AND門電路906-911響應(yīng)微拼接模式 (MTM#)信號902B為低有效而分別在內(nèi)部地址線AO' -A2'和All' -A12'上將地址信號 A0-A2 和 A11-A12 門控為 O。
現(xiàn)在參考圖9C，其中圖示地址重排邏輯930的示意圖，地址重排邏輯930耦合到模式寄存器810C。圖9C所示的地址重排邏輯930是用于具有兩個存儲器子通道的存儲器通道的。可以在圖9A和9B所示的重載或微拼接控制邏輯812A或812B之前或之后加設(shè)重排控制邏輯。
簡言之，提供地址重排邏輯930以便利用微拼接的存儲控制器實現(xiàn)某種程度的線性尋址能力，例如屏幕刷新期間可能需要的線性尋址能力。地址重排邏輯930選擇性地將從存儲器控制器接收到的地址位的有效位重新排序或轉(zhuǎn)置。實現(xiàn)此操作的一種方式是交換位的位置?？梢詫崿F(xiàn)此操作的另一種方式是選擇性地將地址位反相。
地址重排邏輯930包括如圖所示耦合在一起的雙路2輸入復用器935、NOR門電路936和異或(XOR)門電路)937-938。雙路2輸入復用器935包括其選擇控制輸入SO耦合在一起并耦合到從NOR門電路936輸出的重排控制信號(SWZ) 932的一對2輸入復用器。 地址位或引腳A4和A3分別耦合到復用器935的110和210輸入，當選擇控制輸入SO在邏輯上為低或O時選擇地址位或引腳A4和A3來輸出。XOR門電路937-938的輸出分別耦合到復用器935的IIl和211輸入，當選擇控制輸入SO在邏輯上為高或I時選擇XOR門電路 937-938的輸出來輸出。
子通道選擇位I (SCSI)和子通道選擇位O (SCSO)分別地耦合到異或(XOR)門電路 937-938的第一輸入。地址位A3和A4分別耦合到XOR門電路937和938的第二輸入。如果SCSI位設(shè)為1，則XOR門電路937在其輸出處將地址位A3取反，其中其輸出耦合到復用器935的111。如果SCSO位被設(shè)為1，則XOR門電路938在其輸出處將地址位A4取反，其中其輸出耦合到復用器935的211。以此方式，SCSI和SCSO位的設(shè)置值實際上可以將地址位線A3和A4上的地址信號反相。
NOR門電路936在其輸出處生成重排控制信號(SWZ) 932，其中其輸出耦合到雙路2 輸入復用器935的選擇控制輸入S0。重排控制信號(SWZ) 932、高有效信號選擇重排的地址位是否被選擇從雙路2輸入復用器935輸出。如果重排控制信號(SWZ) 932在邏輯上為高或221且耦合到雙路2輸入復用器935的選擇控制輸入SO，則選擇從XOR門電路937和938輸出的重排的地址位以便驅(qū)動到復用器935的輸出處的相應(yīng)的地址線A4"和A3"上。如果通過低有效微拼接使能位MTE#啟用微拼接，CAS#選通信號在邏輯上為低以捕獲列地址信息，并且TE#位在邏輯上為低以啟用微拼接事務(wù)，這三個信號都輸入到NOR門電路936中， 則會出現(xiàn)此情況。但是，如果重排控制信號(SWZ) 932在邏輯上為低或0，耦合到雙路2輸入復用器935的選擇控制輸入S0，則地址位A4和A3在復用器935的輸出處通過相應(yīng)的地址線A4"和A3"而不重排。如果未通過低有效微拼接使能位MTE#啟用微拼接，或如果CAS# 選通信號在邏輯上不為低以捕獲列地址信息，或如果TE#位在邏輯上不為低以啟用微拼接事務(wù)，則會出現(xiàn)此情況。
模式寄存器810C與模式寄存器810B相似，只是模式寄存器810C存儲附加位 (SCSI)的設(shè)置值。模式寄存器810C可以包括3位存儲電路、例如觸發(fā)器或存儲器單元，用于存儲低有效的微拼接使能(MTE)位、子通道選擇位O (SCSO)位和子通道選擇位I(SCSl) 位的設(shè)置值。該模式寄存器接收這些位的位設(shè)置值。使用一個或多個控制信號生成的加載選通信號將這些位設(shè)置值加載到模式寄存器中。在初始化(例如加電或復位)期間，這三位被設(shè)置/根據(jù)存儲器集成電路接收的位設(shè)置值復位。這三位還可以在存儲器集成電路空閑且沒有存儲器訪問正在進行時被設(shè)置/復位。可以在地址或數(shù)據(jù)信號線上接收其位設(shè)置值，并響應(yīng)耦合到存儲器集成電路的一個或多個控制線輸入生成的加載選通信號來將其加載到模式寄存器中。
因為將地址信號延遲保持得盡可能小是重要的，所以可以將圖9B的地址重排邏輯與圖9C所示的重載邏輯組合并進行簡化來減少內(nèi)部地址信號線上的信號延遲。
現(xiàn)在參考圖9D，其中圖示將重排和微拼接控制邏輯950耦合到存儲器集成電路中的模式寄存器810C?？刂七壿?50將圖9C的地址重排邏輯930與圖9B的重載或微拼接控制邏輯812B組合并進行簡化。因此，組合的重排和微拼接控制邏輯950起到與微拼接控制邏輯812B和地址重排邏輯930的單獨組件相似的作用。在控制邏輯950中進行簡化的目的是要縮減存儲器集成電路中至地址解碼器和地址緩沖器的地址信號路徑的時間延遲。該對六路2輸入復用器90IA和90IB已簡化成單個六路3輸入復用器960。
如先前描述的，模式寄存器810C包括低有效微拼接使能位(MTE#)、SCS0位和SCSI 位?？梢岳民詈系酱鎯ζ骷呻娐返目刂菩盘柹傻募虞d選通從位設(shè)置值加載模式寄存器位。
控制邏輯950包括如圖所示耦合在一起的六路3輸入復用器960、AND門電路 906-910,OR門電路923,AND門電路969、異非或(XNOR)門電路974-975和反相器976。或者異非或(XNOR)門電路974-975可以是SCSO和SCSI的位設(shè)置值被取反的異或(XOR)門電路?？刂七壿?50耦合到地址引腳A0-A8和A10-A13接收地址信號，并在地址信號線 AO' -A8'和AlO' -A13'上生成內(nèi)部地址信令。地址信號輸入AlO執(zhí)行作為微拼接模式中的事務(wù)使能位TE#和作為地址輸入信號的雙重任務(wù)。
在控制邏輯中，可以首先將始于地址引腳的地址信號線耦合到地址重排邏輯，然后才將其耦合到六路3輸入復用器960。例如，將地址A4耦合到XNOR門電路974的輸入， 將地址Al耦合到XNOR門電路975，以及將地址AO耦合到反相器976。如果SCSO位設(shè)置為邏輯低或0，則XNOR門電路974-975將相應(yīng)的地址信號A4和Al取反，然后才將其分別耦合到復用器960的110和IIl輸入。如果SCSO位設(shè)置為邏輯高或1，則XNOR門電路974-975 傳遞相應(yīng)的地址信號A4和Al而不取反，然后才將其分別耦合到復用器960的110和IIl 輸入。
六路3輸入復用器960是六個3至I復用器，其具有耦合在一起的第一選擇控制輸入SO和耦合在一起的第二選擇控制輸入SI。第一 3至I復用器接收輸入110、111和 112，并響應(yīng)選擇控制輸入SO和SI來提供輸出1Y。第二 3至I復用器接收輸入210、211和 212，并響應(yīng)選擇控制輸入SO和SI來提供輸出2Y。第三3至I復用器接收輸入310、311和 312，并響應(yīng)選擇控制輸入SO和SI來提供輸出3Y。第四3至I復用器接收輸入410、411和 412，并響應(yīng)選擇控制輸入SO和SI來提供輸出4Y。第五3至I復用器接收輸入510、511和 512，并響應(yīng)選擇控制輸入SO和SI來提供輸出5Y。第六3至I復用器接收輸入610、611和 612，并響應(yīng)選擇控制輸入SO和SI來提供輸出6Y。
六路3輸入復用器960具有第一選擇控制輸入SO和第二選擇控制輸入SI,用于選擇要將三個輸入的哪個輸入耦合到相應(yīng)的輸出。因為利用兩個選擇控制輸入來進行四選一是可能的，所以現(xiàn)在將描述六路3輸入復用器的真值表。如果選擇位SO和SI都設(shè)為0，則選擇IO輸入來從復用器輸出。如果SO位設(shè)為I且SI位設(shè)為O,則選擇Il輸入來從復用器輸出。如果SI位設(shè)為I，則不考慮SO的位設(shè)置值而選擇12輸入來從復用器輸出。S卩，在此情況中，當SI位設(shè)為I時不考慮輸入到六路3輸入復用器中的S0，因為是覆蓋(overriding)。
如先前論述的，OR門電路923生成低有效微拼接模式信號(MTM#) 902B。低有效微拼接模式信號(MTM#)902B耦合到復用器960的第二選擇控制輸入SI。至復用器960中的相應(yīng)的12輸入是地址位A3-A8。至復用器960的相應(yīng)的Il輸入分別是來XNOR門電路975 的輸出、來自反相器976的輸出以及地址位A2、A11、A12和A13。至復用器960的相應(yīng)的IO 輸入分別是來自XNOR門電路974的輸出和地址位A3、A5、A6、A 7和A8。
如先前論述的，微拼接模式信號(MTM#)902B是低有效信號。但是，如果微拼接模式信號(MTM#)902B在邏輯上為高或1，則不考慮第一選擇控制輸入SO的位設(shè)置值而選擇 12輸入來從復用器輸出。即，如果微拼接模式信號(MTM#)902B為高或1，則選擇12輸入 (地址位A3-A8)傳遞通過復用器960并驅(qū)動到內(nèi)部地址信號線A3' -A8'上。
如果由至OR門電路923的輸入條件使微拼接模式信號(MTM#) 902B生成為高有效時，耦合到復用器的第一選擇控制輸入的SCSI位選擇至復用器960的要生成在其相應(yīng)的 Y輸出處的IO輸入或Il輸入。如果SCSI位設(shè)為邏輯低或O且耦合到S0，則選擇IO輸入 (來自XNOR門電路974的輸出以及地址位A3、A5、A6、A7和A8)從復用器960輸出到相應(yīng)的內(nèi)部地址信號線A3' -AS'。以此方式，可以從地址線選擇、重排和捕獲子通道O的獨立地址信息。但是，如果SCSI位設(shè)為邏輯高或I且耦合到S0，則選擇Il輸入(來自XNOR門電路975的輸出、來自反相器976的輸出以及地址位A2、A11、A12和A13)從復用器960輸出到相應(yīng)的內(nèi)部地址信號線A3' -AS'。以此方式，可以從地址線選擇、重排和捕獲子通道 I的獨立地址信息。
控制邏輯930中的AND門電路906-911起到與控制邏輯812B中的AND門電路906-911相似的作用，即響應(yīng)微拼接模式(MTM#)信號902B為低有效而在內(nèi)部地址線 AO' -A2'和All' -A12'上將相同的地址信號A0-A2和A11-A12執(zhí)行門運算為O。此外， AND門電路969響應(yīng)微拼接模式(MTM#)信號902B為低有效而在內(nèi)部地址線A1(V上將地址信號AlO選通為O。
現(xiàn)在參考圖10，圖示用于存儲器集成電路提供微拼接存儲器操作的方法1000。
在框1002，將存儲器集成電路分配到存儲器通道的與之相應(yīng)的獨立存儲器子通道。即，將存儲器集成電路內(nèi)的模式寄存器中的一個或多個子通道選擇位設(shè)為將存儲器IC 分配到預定的存儲器子通道。
在框1004，啟用至存儲器集成電路的微拼接存儲器訪問。SP，
將存儲器集成電路內(nèi)的模式寄存器中的微拼接使能MTE位設(shè)為在其
中啟用微拼接存儲器訪問。如果MTE位是高有效，則將其設(shè)為高邏
輯電平。如果MTE位是低有效(“MTE#”)，則將MTE#位設(shè)為邏輯低電平。
在框1006，一個存儲器子通道中的一個或多個存儲器集成電路中的存儲器單元與另一個子通道中的一個或多個存儲器集成電路中的存儲器單元彼此獨立地被尋址。即，在存儲器集成電路的相應(yīng)獨立存儲器子通道中獨立尋址這些存儲器集成電路，以便獨立訪問每個存儲器子通道中的存儲器。
如先前論述的，能以不同方式提供至子通道的獨立尋址?？梢蕴峁┲磷油ǖ赖莫毩ぶ返囊环N方式是在未用存儲器周期期間(例如在正寫入列地址的CAS周期期間)在現(xiàn)已存在的地址信號線上同時捕獲每個相應(yīng)存儲器子通道中的獨立地址信息?？梢蕴峁┲磷油ǖ赖莫毩ぶ返牧硪环N方式是在存儲器控制器與存儲器通道的相應(yīng)獨立存儲器子通道中的存儲器集成電路之間布設(shè)獨立地址信號線。
可以提供至子通道的獨立尋址的再一種方式是重新分配邊緣連接的未用引腳作為獨立地址引腳、并在邊緣連接器的獨立地址引腳與存儲器模塊上的相應(yīng)獨立存儲器子通道中的多個存儲器集成電路之間布設(shè)獨立地址信號線。在此情況中，還可以通過在存儲器控制器與耦合到存儲器模塊上的邊緣連接的獨立地址引腳的邊緣連接器的引腳之間布設(shè)獨立地址信號線來提供獨立尋址。邊緣連接的未用引腳可以是糾錯控制引腳、奇偶校驗引腳或它們的組合。
只要啟用微拼接，就可以在存儲器通道上實現(xiàn)到每個存儲器子通道中的微拼接存儲器訪問。在框1008，做出判斷以確定存儲器集成電路中微拼接是否仍是啟用的。執(zhí)行對模式寄存器中的MTE位的檢查以確定微拼接是否仍是啟用的。如果微拼接仍是啟用的，則過程跳回到框1006，使用微拼接對存儲器集成電路的下一次訪問已準備就緒。如果微拼接不再是啟用的，則過程結(jié)束，并且可以進行常規(guī)線性尋址。
先前，基于UMA存儲器體系結(jié)構(gòu)的集成圖形控制器往往存在帶寬限制。本發(fā)明實施例的模型建立給予建議，將微拼接應(yīng)用于UMA存儲器體系結(jié)構(gòu)可以將紋理存儲器訪問帶寬降低20-40%以使存儲器訪問更有效率?？梢酝ㄟ^應(yīng)用微拼接將用于游戲工作量的色彩和深度存儲器訪問帶寬降低約10-20%以使存儲器訪問更有效率。
為了支持微拼接存儲器體系結(jié)構(gòu)，改進了存儲器子系統(tǒng)以允許子通道訪問。據(jù)圖示，本發(fā)明的實施例可以實現(xiàn)微拼接，并且仍與現(xiàn)有存儲器模塊形式系數(shù)和標準后向兼容。 先前，沒有方法可用于在現(xiàn)已存在存儲器模塊(例如DIMM)連接器上布設(shè)附加的地址信號線。本發(fā)明的實施例通過為每個子通道以獨立地址信息重載現(xiàn)已存在的地址線來對此提供了一種解決方案。如果后向兼容是不重要的，則可以提供用于向每個子通道提供獨立地址信息的其他方法。
雖然結(jié)合附圖描述并圖示了某些示范實施例，但是要理解此類實施例僅僅是說明性的而非對本發(fā)明的限制，并且本發(fā)明的實施例不限于圖示和描述的特定構(gòu)造和布置，因為本領(lǐng)域技術(shù)人員可以設(shè)想多種其他修改。
權(quán)利要求
1.ー種方法，包括 將多個存儲器集成電路分配到存儲器通道的相應(yīng)獨立存儲器子通道； 啟用至所述多個存儲器集成電路的獨立子通道存儲器訪問； 獨立尋址相應(yīng)獨立存儲器子通道中的存儲器集成電路，以便獨立訪問每個存儲器子通道中的存儲器。
2.如權(quán)利要求I所述的方法，其特征在干， 至所述多個存儲器集成電路的獨立子通道存儲器訪問是微拼接存儲器訪問。
3.如權(quán)利要求I所述的方法，其特征在干， 通過在未用存儲器周期期間在現(xiàn)已存在的地址信號線上同時捕獲每個相應(yīng)存儲器子通道中的獨立地址信息來提供所述獨立尋址。
4.如權(quán)利要求I所述的方法，其特征在干， 通過在存儲器控制器與所述存儲器通道的所述相應(yīng)獨立存儲器子通道中的所述多個存儲器集成電路之間布設(shè)獨立地址信號線來提供所述獨立尋址。
5.如權(quán)利要求I所述的方法，其特征在干， 通過重新分配邊緣連接的未用引腳作為獨立地址引腳、并在邊緣連接器的獨立地址引腳與存儲器模塊上的所述相應(yīng)獨立存儲器子通道中的所述多個存儲器集成電路之間布設(shè)獨立地址信號線來提供所述獨立尋址。
6.如權(quán)利要求5所述的方法，其特征在干， 還在通過在存儲器控制器與邊緣連接器的引腳之間布設(shè)獨立地址信號線以耦合到所述存儲器模塊的所述邊緣連接的獨立地址引腳來提供所述獨立尋址。
7.如權(quán)利要求6所述的方法，其特征在干， 所述邊緣連接的未用引腳是糾錯控制引腳、奇偶校驗引腳或它們的組合。
8.—種機器可讀產(chǎn)品,包括 機器可讀媒體，所述機器可讀媒體中存儲有 用于將多個存儲器集成電路分配到存儲器通道的相應(yīng)獨立存儲器子通道的機器可讀程序代碼； 用于啟用至所述多個存儲器集成電路的獨立子通道存儲器訪問的機器可讀程序代碼；以及 用于獨立尋址相應(yīng)獨立存儲器子通道中的存儲器集成電路以便獨立訪問每個存儲器子通道中的存儲器的機器可讀程序代碼。
9.如權(quán)利要求8所述的機器可讀產(chǎn)品，其特征在干， 至所述多個存儲器集成電路的獨立子通道存儲器訪問是微拼接存儲器訪問。
10.如權(quán)利要求8所述的機器可讀產(chǎn)品，其特征在干， 所述機器可讀媒體是磁存儲媒體、半導體存儲媒體或光存儲媒體。
全文摘要
在本發(fā)明的一個實施例中，提供一種存儲器集成電路，該存儲器集成電路包括用于選擇性地訪問存儲器陣列內(nèi)的存儲器單元的地址解碼器；具有用于存儲使能位和至少一個子通道選擇位的位存儲電路的模式寄存器；以及控制邏輯?？刂七壿嬹詈系蕉鄠€地址信號線、地址解碼器和模式寄存器。響應(yīng)使能位和至少一個子通道選擇位，控制邏輯選擇一個或多個地址信號線來捕獲獨立地址信息以支持至存儲器陣列的獨立子通道存儲器訪問。該控制邏輯將獨立地址信息耦合到地址解碼器中。
文檔編號G06F12/02GK102981961SQ20121013006
公開日2013年3月20日 申請日期2006年6月29日 優(yōu)先權(quán)日2005年6月30日
發(fā)明者P·麥克威廉斯, J·阿基亞馬, D·加貝爾 申請人:英特爾公司