專利名稱：一種基于vpx總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)據(jù)處理技術(shù)領(lǐng)域，具體涉及一種基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)。
背景技術(shù)：
隨著信息技術(shù)、嵌入式技術(shù)、人工智能技術(shù)和分布式并行計算技術(shù)的飛速發(fā)展與成熟，高性能數(shù)據(jù)處理系統(tǒng)在日常生活、科研、工業(yè)和醫(yī)療等眾多領(lǐng)域得到了廣泛的應(yīng)用。未來社會將是一個高效的數(shù)字化社會，信息量、計算量和復(fù)雜度迅速膨脹，大量的語音、數(shù)據(jù)、圖像、圖形等信息需要計算機(jī)進(jìn)行實時感知和處理。隨著計算機(jī)在各個領(lǐng)域的深入應(yīng)用，用戶對高性能、抗惡劣環(huán)境的計算機(jī)提出了越來越高的要求。目前應(yīng)用廣泛的通用數(shù)據(jù)處理平臺主要基于插卡式PC系統(tǒng)，通過數(shù)據(jù)采集卡獲取原始數(shù)據(jù)，CPU運行處理后將處理結(jié)果進(jìn)行本地儲存或者通過網(wǎng)絡(luò)傳輸。隨著信息量、計算量和復(fù)雜度的迅速膨脹，對處理系統(tǒng)的性能提出了更高的要求，使得僅靠CPU與板卡協(xié)作處理性能瓶頸越發(fā)突出，存在明顯局限性性能功耗比低、可擴(kuò)展性差和對外數(shù)據(jù)帶寬窄
坐寸O當(dāng)前也有一些大型計算機(jī)和巨型計算用于海量數(shù)據(jù)處理，雖然這些計算機(jī)的數(shù)據(jù)處理能力很強(qiáng)，數(shù)據(jù)吞吐量很大，但是由于體積龐大，價格昂貴，功耗高，數(shù)量少，很難廣泛應(yīng)用于通用高性能數(shù)據(jù)處理。申請?zhí)枮?3143123. 2的中國專利公開一種數(shù)據(jù)處理系統(tǒng)，其包括至少一個多核處理器，每個多核處理器至少具有兩個處理核；若干處理平面，用于將所要處理的數(shù)據(jù)進(jìn)行劃分若干類別；其中，根據(jù)需要排列組合處理平面，分配給處理平面或平面組合相應(yīng)的處理核，以實現(xiàn)各個處理平面/平面組合的數(shù)據(jù)處理。但由于多核處理器資源有限，所以數(shù)據(jù)交換比較慢，并且容量也比較小。多年來，處理器性能的提升主要依賴于工作頻率的提高，然而由于受到功耗及發(fā)熱等因素的影響，這種做法已接近極限。但計算機(jī)的整體性能并非僅由CPU性能決定，在計算機(jī)的體系結(jié)構(gòu)中，計算機(jī)I/o (輸入輸出)技術(shù)始終是一項十分重要的關(guān)鍵技術(shù)。其技術(shù)特性決定了計算機(jī)的I/o處理能力。從根本上講，無論是現(xiàn)在還是將來，I/O技術(shù)都將制約計算機(jī)技術(shù)的發(fā)展和應(yīng)用，在高端領(lǐng)域尤其如此。隨著計算機(jī)總線技術(shù)的不斷發(fā)展，傳統(tǒng)的并行總線正在逐漸退出歷史舞臺，出現(xiàn)了新一代的串行總線，如PCI-E，Rapid IO等，其中一些總線的傳輸速率可以達(dá)到lOGbps，在數(shù)字信號處理、圖形處理等領(lǐng)域得到了廣泛應(yīng)用。但在堅固性和惡劣環(huán)境適應(yīng)性方面還有所欠缺，而且在接口的模塊化、動態(tài)重組、可維護(hù)性等方面也難以滿足應(yīng)用需求。VPX總線是基于VME和高速串行總線的不斷應(yīng)用發(fā)展起來的，它對VME總線架構(gòu)進(jìn)行了重大改進(jìn)，能夠滿足對于堅固性、多核處理器計算、DSP數(shù)據(jù)處理、多種串行技術(shù)集成應(yīng)用的環(huán)境。多核處理器在性能、功耗、擴(kuò)展性等方面具有明顯優(yōu)勢，已成為國內(nèi)外高性能處理平臺的研究熱點，開展基于多核處理器的高性能數(shù)據(jù)處理平臺研究具有重要工程價值與、理論指導(dǎo)意義。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)所存在的上述技術(shù)缺陷，本發(fā)明提供了一種基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，具有強(qiáng)大的數(shù)據(jù)吞吐量和處理能力。一種基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，包括一主控子系統(tǒng)以及通過一數(shù)據(jù)交換子系統(tǒng)與主控子系統(tǒng)連接的多個數(shù)據(jù)處理子系統(tǒng)。所述的主控子系統(tǒng)負(fù)責(zé)接收待處理數(shù)據(jù)，對各數(shù)據(jù)處理子系統(tǒng)的負(fù)載進(jìn)行動態(tài)監(jiān)測，并根據(jù)監(jiān)測結(jié)果將待處理數(shù)據(jù)及對應(yīng)的任務(wù)指令通過數(shù)據(jù)交換子系統(tǒng)分發(fā)給各數(shù)據(jù)處理子系統(tǒng)，最后匯總數(shù)據(jù)處理子系統(tǒng)處理后得到的最終數(shù)據(jù)并輸出。所述的待處理數(shù)據(jù)包括外部設(shè)備提供的原始數(shù)據(jù)或數(shù)據(jù)處理子系統(tǒng)處理后返回 給主控子系統(tǒng)的中間數(shù)據(jù)。所述的數(shù)據(jù)處理子系統(tǒng)負(fù)責(zé)通過數(shù)據(jù)交換子系統(tǒng)接收所述的待處理數(shù)據(jù)和任務(wù)指令，并根據(jù)任務(wù)指令對待處理數(shù)據(jù)進(jìn)行處理，并將處理后得到的中間數(shù)據(jù)或最終數(shù)據(jù)通過數(shù)據(jù)交換子系統(tǒng)提交給主控子系統(tǒng)。所述的主控子系統(tǒng)包括處理器以及與處理器相連的存儲器。所述的數(shù)據(jù)處理子系統(tǒng)包括處理器以及與處理器相連的存儲器，數(shù)據(jù)處理子系統(tǒng)的處理器通過PCI-E交換機(jī)連接有多個浮點運算處理器。所述的數(shù)據(jù)交換子系統(tǒng)包括處理器以及與處理器相連的存儲器和以太網(wǎng)交換機(jī)；所述的以太網(wǎng)交換機(jī)通過以太網(wǎng)接口與數(shù)據(jù)處理子系統(tǒng)的處理器和主控子系統(tǒng)的處理器相連。數(shù)據(jù)處理子系統(tǒng)的處理器和主控子系統(tǒng)的處理器均通過管理接口與數(shù)據(jù)交換子系統(tǒng)的處理器相連；所述的管理接口包括I2C接口、CAN總線接口和SPI接口等。這些管理接口都是串行總線，協(xié)議簡潔，占用芯片管腳少，方便PCB (印刷線路板)布局布線，適合應(yīng)用于在數(shù)據(jù)吞吐量不大的場合。優(yōu)選地，數(shù)據(jù)交換子系統(tǒng)的處理器和主控子系統(tǒng)的處理器均連接有PCI-E交換機(jī)，主控子系統(tǒng)的PCI-E交換機(jī)和數(shù)據(jù)處理子系統(tǒng)的PCI-E交換機(jī)均通過PCI-E接口與數(shù)據(jù)交換子系統(tǒng)的PCI-E交換機(jī)相連；可實現(xiàn)系統(tǒng)內(nèi)部高帶寬傳輸和高速處理。優(yōu)選地，主控子系統(tǒng)的PCI-E交換機(jī)和數(shù)據(jù)處理子系統(tǒng)的PCI-E交換機(jī)均連接有FPGA,數(shù)據(jù)交換子系統(tǒng)的處理器連接有Rapid IO交換機(jī)，所述的FPGA通過Rapid IO接口與所述的Rapid IO交換機(jī)相連；可實現(xiàn)系統(tǒng)內(nèi)部高帶寬傳輸和高速處理。優(yōu)選地，主控子系統(tǒng)的FPGA具有用戶I/O接口 ；所述的用戶I/O接口包括USB接口、VGA接口和HDMI接口等。方便用戶使用鼠標(biāo)鍵盤通過USB接口輸入控制命令以及使用顯示器通過VGA接口或者HDMI接口輸出處理結(jié)果。優(yōu)選地，主控子系統(tǒng)的處理器通過IG以太網(wǎng)接口和IOG以太網(wǎng)接口接收外部設(shè)備提供的原始數(shù)據(jù)。以太網(wǎng)具有共享性、開放性、結(jié)構(gòu)簡單、平滑升級等優(yōu)點，是當(dāng)今現(xiàn)有局域網(wǎng)最常用的通信協(xié)議標(biāo)準(zhǔn)，IOG以太網(wǎng)是當(dāng)前最快速的以太網(wǎng)標(biāo)準(zhǔn)。優(yōu)選地，數(shù)據(jù)處理子系統(tǒng)的處理器具有外部調(diào)試接口 ；所述的外部調(diào)試接口包括JTAG接口和RS232串行接口等JTAG調(diào)試接口能方便用戶對處理器進(jìn)行在線編程，在線加載和在線調(diào)試，RS232串行接口能夠?qū)崿F(xiàn)處理器調(diào)試命令輸入和調(diào)試信息輸出。數(shù)據(jù)處理子系統(tǒng)的處理器和主控子系統(tǒng)的處理器均為多核處理器；數(shù)據(jù)交換子系統(tǒng)的處理器為PowerPC處理器，其通過I2C接口與PCI-E交換機(jī)和Rapid IO交換機(jī)連接，通過IG以太網(wǎng)接口與以太網(wǎng)交換機(jī)連接。所述的存儲器由多塊DDR3存儲芯片構(gòu)成。本發(fā)明數(shù)據(jù)處理系統(tǒng)基于VPX總線架構(gòu)，采用模塊化設(shè)計，易裁剪，具有處理速度塊、功耗低、擴(kuò)展靈活、堅固性強(qiáng)等特點；浮點處理性能超過1500G FLOPS (每秒所執(zhí)行的浮點運算次數(shù))，具備IOGbps以太網(wǎng)數(shù)據(jù)輸入，20Gbps高速串行總線互聯(lián)。



圖I為本發(fā)明數(shù)據(jù)處理系統(tǒng)的結(jié)構(gòu)示意圖。
具體實施例方式為了更為具體地描述本發(fā)明，下面結(jié)合附圖及具體實施方式
對本發(fā)明的技術(shù)方案進(jìn)行詳細(xì)說明。如圖I所示，一種基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，包括一主控子系統(tǒng)I以及通過一數(shù)據(jù)交換子系統(tǒng)2與主控子系統(tǒng)連接的多個數(shù)據(jù)處理子系統(tǒng)3。數(shù)據(jù)交換子系統(tǒng)2負(fù)責(zé)主控子系統(tǒng)I和數(shù)據(jù)處理子系統(tǒng)3之間的高速數(shù)據(jù)交互；其包括一 PowerPC處理器以及與PowerPC處理器相連的多塊DDR3存儲芯片，PowerPC處理器通過IG以太網(wǎng)接口連接有IG以太網(wǎng)交換機(jī)，通過I2C接口連接有Rapid 10交換機(jī)和PCI-E交換機(jī)。主控子系統(tǒng)I負(fù)責(zé)接收待處理數(shù)據(jù)，對各數(shù)據(jù)處理子系統(tǒng)3的負(fù)載進(jìn)行動態(tài)監(jiān)測，并根據(jù)監(jiān)測結(jié)果將待處理數(shù)據(jù)及對應(yīng)的任務(wù)指令通過數(shù)據(jù)交換子系統(tǒng)2分發(fā)給各數(shù)據(jù)處理子系統(tǒng)3，最后匯總數(shù)據(jù)處理子系統(tǒng)3處理后得到的最終數(shù)據(jù)并輸出；待處理數(shù)據(jù)包括外部設(shè)備提供的原始數(shù)據(jù)或數(shù)據(jù)處理子系統(tǒng)處理后返回給主控子系統(tǒng)的中間數(shù)據(jù)。主控子系統(tǒng)I包括一多核處理器以及與多核處理器相連的PCI-E交換機(jī)和多塊DDR3存儲芯片；主控子系統(tǒng)I的多核處理器通過IG以太網(wǎng)接口和10G以太網(wǎng)接口接收外部設(shè)備提供的原始數(shù)據(jù)，通過另一 IG以太網(wǎng)接口與數(shù)據(jù)交換子系統(tǒng)2的IG以太網(wǎng)交換機(jī)連接，通過管理接口與數(shù)據(jù)交換子系統(tǒng)2的PowerPC處理器連接；主控子系統(tǒng)I的PCI-E交換機(jī)連接有FPGA，并通過PCI-E接口與數(shù)據(jù)交換子系統(tǒng)2的PCI-E交換機(jī)連接，主控子系統(tǒng)I的FPGA具有USB、VGA和HDMI等用戶1/0接口，并通過Rapid 10接口與數(shù)據(jù)交換子系統(tǒng)2的Rapid 10交換機(jī)連接。數(shù)據(jù)處理子系統(tǒng)3負(fù)責(zé)通過數(shù)據(jù)交換子系統(tǒng)2接收待處理數(shù)據(jù)和任務(wù)指令，并根據(jù)任務(wù)指令對待處理數(shù)據(jù)進(jìn)行處理，并將處理后得到的中間數(shù)據(jù)或最終數(shù)據(jù)通過數(shù)據(jù)交換子系統(tǒng)2提交給主控子系統(tǒng)I。數(shù)據(jù)處理子系統(tǒng)3包括一多核處理器以及與多核處理器相連的PCI-E交換機(jī)和多塊DDR3存儲芯片；數(shù)據(jù)處理子系統(tǒng)3的多核處理器具有JTAG和RS232等外部調(diào)試接口，并通過IG以太網(wǎng)接口與數(shù)據(jù)交換子系統(tǒng)2的IG以太網(wǎng)交換機(jī)連接，通過管理接口與數(shù)據(jù)交換子系統(tǒng)2的PowerPC處理器連接；數(shù)據(jù)處理子系統(tǒng)3的PCI-E交換機(jī)連接有FPGA和多個浮點運算處理器，并通過PCI-E接口與數(shù)據(jù)交換子系統(tǒng)2的PCI-E交換機(jī)連接，數(shù)據(jù)處理子系統(tǒng)3的FPGA通過Rapid IO接口與數(shù)據(jù)交換子系統(tǒng)2的Rapid IO交換機(jī)連接。本實施方式中，多核處理器米用Tilera公司研發(fā)的多核處理器產(chǎn)品，單一娃片上集成了 100個完整的主頻高達(dá)I. 5GHz、64位處理器核，高達(dá)200Tpbs的片上帶寬，擁有強(qiáng)勁的單核處理能力以及出色的核間協(xié)作能力。主控子系統(tǒng)通過多核處理器擴(kuò)展的IOG以太網(wǎng)和IG以太網(wǎng)以及通過FPGA擴(kuò)展的用戶I/O接口接收外部網(wǎng)絡(luò)設(shè)備提供的原始數(shù)據(jù)和控制命令，并且輸出相關(guān)反饋信息。主控子系統(tǒng)接收到原始數(shù)據(jù)和控制命令后，利用多核處理器根據(jù)任務(wù)特性、復(fù)雜度、實時性要求將計算任務(wù)通過FPGA擴(kuò)展的Rapid IO接口、PCI-E交換芯片擴(kuò)展的PCI-E接口和多核處理器擴(kuò)展的IG以太網(wǎng)接口先發(fā)送給數(shù)據(jù)交換子系統(tǒng)，由數(shù)據(jù)交換子系統(tǒng)具體分發(fā)給各個數(shù)據(jù)處理子系統(tǒng)。在各個數(shù)據(jù)處理子系統(tǒng)之間、處理器之間、處理核之間三個層次上對數(shù)據(jù)進(jìn)行計算，并由主控子系統(tǒng)實時監(jiān)控任務(wù)負(fù)載和任務(wù)完成度來平衡任務(wù)在各個層次上的分布，同時進(jìn)行系統(tǒng)管理。 數(shù)據(jù)處理子系統(tǒng)通過Rapid IO接口、PCI-E接口和IG以太網(wǎng)接口等多種串行總線獲得主控子系統(tǒng)分配的數(shù)據(jù)處理任務(wù)。并通過數(shù)據(jù)處理子系統(tǒng)上的多核處理器再次對任務(wù)進(jìn)行劃分后，將定點運算任務(wù)分配給內(nèi)部的其他處理核，將浮點運算任務(wù)分配到浮點運算處理器。浮點運算處理器內(nèi)部包含多個獨立的處理核，可以處理來自片內(nèi)主控制核拆分的各項子任務(wù)。在三層分布式算法架構(gòu)下，各種算法得到有效的處理。浮點運算處理器內(nèi)部各個獨立的處理核完成計算后將處理結(jié)果通過內(nèi)部PCI-E交換芯片提交給數(shù)據(jù)處理子系統(tǒng)上的多核處理器。多核處理器收到板上多個浮點運算處理器的處理結(jié)果進(jìn)行合并處理后再通過Rapid IO接口、PCI-E接口和IG以太網(wǎng)接口轉(zhuǎn)發(fā)給主控子系統(tǒng)。最后主控子系統(tǒng)把這些計算結(jié)果綜合起來得到的最終結(jié)果輸出給外部，完成整個數(shù)據(jù)計算過程。
權(quán)利要求
1.一種基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，其特征在于，包括一主控子系統(tǒng)以及通過一數(shù)據(jù)交換子系統(tǒng)與主控子系統(tǒng)連接的多個數(shù)據(jù)處理子系統(tǒng)； 所述的主控子系統(tǒng)負(fù)責(zé)接收待處理數(shù)據(jù)，對各數(shù)據(jù)處理子系統(tǒng)的負(fù)載進(jìn)行動態(tài)監(jiān)測，并根據(jù)監(jiān)測結(jié)果將待處理數(shù)據(jù)及對應(yīng)的任務(wù)指令通過數(shù)據(jù)交換子系統(tǒng)分發(fā)給各數(shù)據(jù)處理子系統(tǒng)，最后匯總數(shù)據(jù)處理子系統(tǒng)處理后得到的最終數(shù)據(jù)并輸出； 所述的待處理數(shù)據(jù)包括外部設(shè)備提供的原始數(shù)據(jù)或數(shù)據(jù)處理子系統(tǒng)處理后返回給主控子系統(tǒng)的中間數(shù)據(jù)； 所述的數(shù)據(jù)處理子系統(tǒng)負(fù)責(zé)通過數(shù)據(jù)交換子系統(tǒng)接收所述的待處理數(shù)據(jù)和任務(wù)指令，并根據(jù)任務(wù)指令對待處理數(shù)據(jù)進(jìn)行處理，并將處理后得到的中間數(shù)據(jù)或最終數(shù)據(jù)通過數(shù)據(jù)交換子系統(tǒng)提交給主控子系統(tǒng)。
2.根據(jù)權(quán)利要求I所述的基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，其特征在于 所述的主控子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)均包括處理器以及與處理器相連的存儲器；數(shù)據(jù)處理子系統(tǒng)的處理器通過PCI-E交換機(jī)連接有多個浮點運算處理器； 所述的數(shù)據(jù)交換子系統(tǒng)包括處理器以及與處理器相連的存儲器和以太網(wǎng)交換機(jī)；所述的以太網(wǎng)交換機(jī)通過以太網(wǎng)接口與數(shù)據(jù)處理子系統(tǒng)的處理器和主控子系統(tǒng)的處理器相連。
3.根據(jù)權(quán)利要求2所述的基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，其特征在于數(shù)據(jù)處理子系統(tǒng)的處理器和主控子系統(tǒng)的處理器均通過管理接口與數(shù)據(jù)交換子系統(tǒng)的處理器相連。
4.根據(jù)權(quán)利要求2所述的基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，其特征在于數(shù)據(jù)交換子系統(tǒng)的處理器和主控子系統(tǒng)的處理器均連接有PCI-E交換機(jī)，主控子系統(tǒng)的PCI-E交換機(jī)和數(shù)據(jù)處理子系統(tǒng)的PCI-E交換機(jī)均通過PCI-E接口與數(shù)據(jù)交換子系統(tǒng)的PCI-E交換機(jī)相連。
5.根據(jù)權(quán)利要求4所述的基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，其特征在于主控子系統(tǒng)的PCI-E交換機(jī)和數(shù)據(jù)處理子系統(tǒng)的PCI-E交換機(jī)均連接有FPGA，數(shù)據(jù)交換子系統(tǒng)的處理器連接有Rapid IO交換機(jī)，所述的FPGA通過Rapid IO接口與所述的Rapid IO交換機(jī)相連。
6.根據(jù)權(quán)利要求5所述的基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，其特征在于主控子系統(tǒng)的FPGA具有用戶I/O接口。
7.根據(jù)權(quán)利要求2所述的基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，其特征在于主控子系統(tǒng)的處理器通過IG以太網(wǎng)接口和IOG以太網(wǎng)接口接收外部設(shè)備提供的原始數(shù)據(jù)。
8.根據(jù)權(quán)利要求2所述的基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，其特征在于數(shù)據(jù)處理子系統(tǒng)的處理器具有外部調(diào)試接口。
9.根據(jù)權(quán)利要求2所述的基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，其特征在于數(shù)據(jù)處理子系統(tǒng)的處理器和主控子系統(tǒng)的處理器均為多核處理器；數(shù)據(jù)交換子系統(tǒng)的處理器為PowerPC處理器。
10.根據(jù)權(quán)利要求2所述的基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，其特征在于所述的存儲器由多塊DDR3存儲芯片構(gòu)成。
全文摘要
本發(fā)明公開了一種基于VPX總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)，包括一主控子系統(tǒng)以及多個通過一數(shù)據(jù)交換子系統(tǒng)與主控子系統(tǒng)連接的數(shù)據(jù)處理子系統(tǒng)；主控子系統(tǒng)負(fù)責(zé)數(shù)據(jù)輸入輸出、任務(wù)分發(fā)及動態(tài)管理，數(shù)據(jù)交換子系統(tǒng)負(fù)責(zé)主控子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)之間的高速數(shù)據(jù)交互，數(shù)據(jù)處理子系統(tǒng)負(fù)責(zé)數(shù)據(jù)的高速處理。本發(fā)明數(shù)據(jù)處理系統(tǒng)基于VPX總線架構(gòu)，采用模塊化設(shè)計，易裁剪，具有處理速度塊、功耗低、擴(kuò)展靈活、堅固性強(qiáng)等特點；浮點處理性能超過1500GFLOPS，具備10Gbps以太網(wǎng)數(shù)據(jù)輸入，20Gbps高速串行總線互聯(lián)。
文檔編號G06F9/50GK102710477SQ201210149330
公開日2012年10月3日 申請日期2012年5月15日 優(yōu)先權(quán)日2012年5月15日
發(fā)明者劉雪松, 陳耀武 申請人:浙江大學(xué)