專利名稱：信息處理裝置、半導(dǎo)體存儲裝置及半導(dǎo)體存儲裝置的控制方法
技術(shù)領(lǐng)域：
本發(fā)明的實施方式涉及包括主機裝置和半導(dǎo)體存儲裝置的信息處理裝置及半導(dǎo)體存儲裝置。
背景技術(shù)：
在SSD(Solid state drive，固態(tài)驅(qū)動器)等的半導(dǎo)體存儲裝置中，例如，在SSD內(nèi)的緩沖器(存儲器)等存儲邏輯物理變換表(MMU 以下，也存在由L2P標(biāo)記的情況)的情況較多。這個情況下，隨著SSD的存儲容量增大，存在存儲邏輯物理變換表的緩沖器的容量及面積呈增大的傾向。還有，由于需要確保用于在緩沖器存儲邏輯物理變換表所需的容量，存在制造成本也呈增大的傾向。在聚集多個運算處理器的GPU (Graphical Processing Unit,圖形處理單元)等中，有在多個運算處理器間共享一個存儲器的稱為UMA(Unified Memory Architecture,統(tǒng)一存儲器架構(gòu))的技術(shù)。在UMA中,可以使存儲器成本降低。

發(fā)明內(nèi)容
本發(fā)明的實施方式提供緩沖器的容量及面積很小并且降低制造成本的半導(dǎo)體存儲裝置及使用其的信息處理裝置。本發(fā)明的實施方式涉及的信息處理裝置包括主機裝置、和經(jīng)由總線與上述主機裝置連接的半導(dǎo)體存儲裝置。上述主機裝置包括主存儲器。上述半導(dǎo)體存儲裝置包括存儲第I邏輯物理變換表及數(shù)據(jù)的非易失性半導(dǎo)體存儲器、存儲作為上述第I邏輯物理變換表的一部分的第2邏輯物理變換表的存儲部、和參照上述第2邏輯物理變換表對上述非易失性半導(dǎo)體存儲器進行訪問的控制部。在上述主存儲器上復(fù)制上述第I邏輯物理變換表的至少一部分。在上述第2邏輯物理變換表未登記通過上述控制部訪問的邏輯地址或物理地址的情況下，將上述主存儲器上的第3邏輯物理變換表的一部分復(fù)制到上述第2邏輯物理變換表。根據(jù)本發(fā)明的實施方式，能提供緩沖器的容量及面積很小并且降低制造成本的半導(dǎo)體存儲裝置及使用其的信息處理裝置。


圖I是示出包括第I實施方式涉及的半導(dǎo)體存儲裝置的信息處理裝置的一例的方塊圖。圖2是示出第I實施方式涉及的非易失性存儲器的塊的一例的等效電路圖。圖3是示出第I實施方式涉及的啟動工作的一例的流程圖。圖4是示出第I實施方式涉及的啟動工作包括的啟動執(zhí)行工作的一例的流程圖。圖5是示出第I實施方式涉及的TLB工作的一例的流程圖。圖6是示出第I實施方式涉及的DMA工作的一例的流程圖。圖7是示出第2實施方式涉及的TLB工作的一例的流程圖。圖8是示出第2實施方式涉及的啟動執(zhí)行工作的一例的流程圖。圖9是示出第3實施方式涉及的信息處理裝置的構(gòu)成的一例的方塊圖。圖10是示出第3實施方式涉及的寫處理的信息處理裝置的工作的一例的流程圖。圖11是示出第3實施方式涉及的寫處理的半導(dǎo)體存儲裝置及信息處理裝置的工作的一例的流程圖。圖12是示出第3實施方式涉及的讀處理的半導(dǎo)體存儲裝置及信息處理裝置的工作的一例的流程圖。
具體實施例方式以下，一邊參照附圖，一邊關(guān)于各實施方式進行說明。再者，在以下的說明中，關(guān)于基本上或?qū)嶋H上相同的功能及構(gòu)成要素，附加相同符號，需要時進行相應(yīng)地說明。[第I實施方式]< I.構(gòu)成例〉1-1.全部構(gòu)成的例子首先，關(guān)于包含第I實施方式涉及的SSD裝置的存儲器系統(tǒng)的全部構(gòu)成例，用圖I進行說明。如圖I所示，第I實施方式涉及的信息處理裝置包括SSD裝置10和主機裝置20。所謂SSD(Solid state drive,固態(tài)驅(qū)動器)裝置是包括適用與HDD (Hard disc drive,硬盤驅(qū)動器)裝置相同的接口而得到的非易失性存儲器的裝置。在第I實施方式，半導(dǎo)體存儲裝置以SSD裝置10為例來說明，但是不限于SSD裝置10。作為信息處理裝置，例如，包括個人計算機、便攜電話、攝像裝置等。SSD裝置10包括非易失性存儲器(NVM)ll、TLB14、緩沖存儲器15、ECC(ErrorCorrecting Code，糾錯碼)部16、主總線接口 17、DMA控制器18、和SSD控制器19。在非易失性存儲器11，存儲OS (Operation System，操作系統(tǒng))12、邏輯物理變換表(L2P) 13。在第I實施方式中，作為非易失性存儲器(NVM) 11，適用NAND型閃存。NAND型閃存包括多個塊(Block)，以頁為單位進行數(shù)據(jù)的讀出、寫入，稍后說明其細節(jié)。NAND型閃存包括，例如，啟動(Boot)區(qū)域11-1、其他的大容量的管理區(qū)域(或普通區(qū)域)11-2。再者，非易失性存儲器11不限于NAND型閃存,也可以是MRAM(Magnetoresistive Random AccessMemory,磁阻隨機存取存儲器)，NOR型閃存等。啟動區(qū)域11-1從固定的地址開始，例如，為IG字節(jié)單位左右的容量的區(qū)域。還有，啟動區(qū)域ll-ι保持Boot R0M/BI0S類似的啟動程序。管理區(qū)域是普通的用戶不能訪問的區(qū)域，普通區(qū)域是普通的用戶可以訪問的區(qū)域。
0S12存儲于NAND型閃存的管理區(qū)域11_2，作為主機裝置20的控制程序起作用。在這個0S12，包括用于向主存儲器23復(fù)制邏輯物理變換表13并驅(qū)動SSD的驅(qū)動程序。
邏輯物理變換表(L2P) 13是使外部的主機裝置20訪問NAND型閃存11時使用的邏輯塊地址(LBA =Logical block address)和NAND閃存11內(nèi)的實際的物理塊地址(PBA Physical block address)對應(yīng)的信息。邏輯塊地址(LBA)是主機裝置20發(fā)出并且在主機裝置20側(cè)管理的塊地址。物理塊地址(PBA)是NAND閃存11側(cè)的實際的塊地址。TLB (Translation look-aside buffer,轉(zhuǎn)換后備緩沖器)14是高速緩存邏輯物理變換表13的一部分的緩沖存儲器。緩沖存儲器15是用于存儲作為非易失性存儲器11的NAND型閃存的輸入及輸出的小容量的數(shù)據(jù)的緩沖存儲器。例如，緩沖存儲器15是SRAM (Static random access memory，靜態(tài)隨機存取存儲器)等構(gòu)成的數(shù)kB 數(shù)百kB量級左右的存儲器，也可以是寄存器等。緩沖存儲器15也可在內(nèi)置于NAND型閃存11的情況下省略。ECC部16進行非易失性存儲器11的讀出數(shù)據(jù)的錯誤檢查，在有錯誤的情況下修正錯誤。主總線接口 17是圖I的總線(PCle) 50的主總線，包括DMA控制器18。DMA控制器18控制SSD裝置10和主機裝置20的主存儲器23之間的數(shù)據(jù)傳送。DMA控制器18具備將多個塊的數(shù)據(jù)，經(jīng)過總線50，依次傳送至主機裝置20的功能等。SSD控制器19控制上述說明的構(gòu)成，控制SDD裝置10的全部的工作。還有，SSD控制器19，在讀出工作時，按照讀出命令，參照TLB14，將邏輯塊地址變換為物理塊地址，讀出在這個物理塊地址存儲的數(shù)據(jù)。還有，SSD控制器19，在寫入工作時，按照寫入命令，參照TLB14，將邏輯塊地址變換為物理塊地址，向這個物理塊地址寫入數(shù)據(jù)。主機裝置20包括外圍接口 21、主存儲器接口 22、主存儲器23、和處理器25。外圍接口 21是與作為外圍設(shè)備的SSD裝置10的接口，作為總線50的橋起作用。
主存儲器接口 22是主存儲器23的接口。主存儲器23是存儲主機裝置20的數(shù)據(jù)的主存儲裝置。在第I實施方式中，作為主存儲器23,例如使用DRAM (Dynamic random access memory,動態(tài)隨機存取存儲器)。還有，第I實施方式涉及的主存儲器23存儲上述邏輯物理變換表13的拷貝(副本)。關(guān)于邏輯物理變換表13的拷貝的細節(jié)將后述。處理器25控制上述說明的構(gòu)成，控制主機裝置20的工作。作為處理器25，能采用例如中央運算裝置(CPU)、微處理器單元(MPU)、數(shù)字信號處理器(DSP)等。1-2. NAND型閃存的說明接著，關(guān)于圖I中的非易失性存儲器11，用圖2更加詳細地說明。在這里，在一例中列舉說明構(gòu)成NAND型閃存的塊BI的等效電路。由于塊BI中的存儲單元一并進行數(shù)據(jù)消除，所以塊BI是數(shù)據(jù)消除單位。塊BI包括在字線方向(WL direction, WL方向)排列的多個存儲單元元件MU(memory cell unit)。存儲單元元件MU包括在與字線方向交叉的位線方向(BLdirection, BL方向)排列并將電流路徑串聯(lián)連接的包括8個存儲單元(memory cell)MCO MC7的NAND串(存儲單元串)、與NAND串的電流路徑的一端連接的源極側(cè)的選擇晶體管SI、與NAND串的電流路徑的另一端連接的漏極側(cè)的選擇晶體管S2。第I實施方式中，存儲單元元件MU包括8個存儲單元MCO MC7，但是，存儲單元元件MU的存儲單元是2個以上即可，不限于8個。例如，存儲單元元件MU的存儲單元也可以是56個，32個等。源極側(cè)的選擇晶體管SI的電流路徑的另一端與源極線SL連接。漏極側(cè)的選擇晶體管S2的電流路徑的另一端與各存儲單元元件MU相對應(yīng),設(shè)置在存儲單元元件MU的上方，與在位線方向延伸的位線BLm-I連接。字線WLO WL7在字線方向延伸，與字線方向的多個存儲單元的控制柵電極CG共同連接。選擇門線SGS在字線方向延伸，與字線方向的多個選擇晶體管SI共同連接。選擇門線SGD也在字線方向延伸，與字線方向的多個選擇晶體管S2共同連接。在每個字線WLO WL7上，存在頁(PAGE)。例如，如以圖2中的虛線圍繞所示，在字線WL7上，存在頁7(PAGE7)。由于對于每頁進行數(shù)據(jù)讀出工作、數(shù)據(jù)寫入工作，所以頁是 數(shù)據(jù)讀出單位、數(shù)據(jù)寫入單位?！?.工作〉2-1.啟動流程接著，關(guān)于包含第I實施方式涉及的SSD裝置10的存儲器系統(tǒng)的啟動工作，采用圖3的流程圖進行說明。再者，在以下的工作中，以平行四邊形表示的步驟，表示經(jīng)由總線50進行的步驟。如圖3所示，首先，在步驟Sll時，主機裝置20的處理器25讀出在SSD裝置10的非易失性存儲器11中的啟動區(qū)域11-1存儲的啟動程序。繼續(xù)，在步驟S12時，處理器25采用從啟動區(qū)域11-1讀出的啟動程序，執(zhí)行啟動。關(guān)于這個啟動執(zhí)行的細節(jié)，在下面的圖4進行說明。繼續(xù)，在步驟S13時，執(zhí)行被裝載的0S12，結(jié)束這個啟動工作(End)。2-2.啟動執(zhí)行流程接著，關(guān)于包含第I實施方式涉及的SSD裝置10的存儲器系統(tǒng)的啟動執(zhí)行工作，采用圖4的流程圖進行說明。這個圖4與上述圖3中的步驟S12中的啟動執(zhí)行相對應(yīng)。首先，如圖4所示，在步驟S21時，主機裝置20的處理器25執(zhí)行主存儲器23的使用聲明，在主存儲器23中確保用于存儲邏輯物理變換表13的拷貝的區(qū)域。繼續(xù)，在步驟S22時，處理器25將經(jīng)由總線50傳送的邏輯物理變換表13的拷貝存儲在主存儲器23的上述確保了的區(qū)域。第I實施方式中，關(guān)于邏輯物理變換表13的全部向主存儲器23復(fù)制的例子進行說明，但是，僅邏輯物理變換表13的一部分也可以向主存儲器23復(fù)制。關(guān)于僅這個邏輯物理變換表13的一部分向主存儲器23復(fù)制的情況的細節(jié)在第2實施方式中進行說明。繼續(xù)，在步驟S23時，處理器25，同樣，經(jīng)由總線50傳送及裝載0S12，結(jié)束這個啟動執(zhí)行流程(End)。2-3. TLB 流程接著，關(guān)于包含第I實施方式涉及的SSD裝置10的存儲器系統(tǒng)的TLB工作，采用圖5的流程圖進行說明。TLB工作中，能使用通過上述啟動工作向主機裝置20的主存儲器23傳送的邏輯物理變換表13的拷貝。
如圖5所示，首先，在步驟S31時，SSD裝置10的SSD控制器19判定在TLB14上是否存在對應(yīng)的邏輯地址。在TLB14有對應(yīng)的邏輯地址，即TLB失敗(miss)未發(fā)生的情況下(否)，結(jié)束這個工作(End)。另一方面，在TLB14沒有對應(yīng)的邏輯地址，即TLB失敗發(fā)生的情況下(是)，向下面的步驟S32前進。繼續(xù)，在步驟S32時，SSD控制器19設(shè)定上述TLB失敗發(fā)生的失敗信息及對應(yīng)的邏輯地址。繼續(xù)，在步驟S33時，SSD控制器19向主機裝置20發(fā)送中斷。然后，SSD裝置10成為待機狀態(tài)，直到有來自主機裝置20的SSD啟動的指示為止。繼續(xù)，在步驟S34時，主機裝置20的處理器25收到來自SSD裝置10的中斷，執(zhí)行以下的處理。
首先，在步驟S35時，處理器25取得設(shè)定的已傳送的失敗信息及上述對應(yīng)的邏輯地址。繼續(xù)，在步驟S36時，處理器25參照在主存儲器23中存儲的邏輯物理變換表13的拷貝。繼續(xù)，在步驟S37時，處理器25取得與該邏輯地址相對應(yīng)的物理地址。繼續(xù)，在步驟S38時，處理器25向SSD裝置10傳送取得的上述邏輯地址和與其對應(yīng)的物理地址，向成為待機狀態(tài)的SSD裝置10給予啟動指示。繼續(xù)，在步驟S39時，SSD裝置10的SSD控制器19收到來自主機裝置20的上述啟動指示，從待機狀態(tài)再次開始啟動。繼續(xù),在步驟S40時，SSD控制器19按LRU (Least recently used,最近最少使用)或隨機地選擇TLB14的項目。LRU最好從訪問的舊的項目選擇。繼續(xù)，在步驟S41時，SSD控制器19取得從主機裝置20傳送的上述對應(yīng)的邏輯地址及物理地址。繼續(xù)，在步驟S42時，SSD控制器19對步驟S40中選擇的TLB14的項目設(shè)定(置換，拷貝)邏輯地址及物理地址，并結(jié)束這個工作(End)。2-1. DMA 流程接著，關(guān)于包含第I實施方式涉及的SSD裝置10的存儲器系統(tǒng)的DMA (Dynamicmemory access，動態(tài)存儲器存取)工作，采用圖6的流程圖進行說明。這個TLB工作，采用通過上述啟動工作向主機裝置20傳送的邏輯物理變換表13的拷貝來進行，與上述TLB流程相對應(yīng)。如圖6所示，首先，在步驟S51時，主機裝置20的處理器25參照邏輯物理變換表13的拷貝設(shè)定需要的多個邏輯地址。繼續(xù)，在步驟S52時，處理器25傳送選擇的上述邏輯地址，向SSD裝置10給予啟動指示。然后，主機裝置20成為待機狀態(tài),直到有來自SSD裝置10的中斷的指示為止。繼續(xù)，在步驟S53時，SSD裝置10的SSD控制器19收到主機裝置20的啟動指示，使SSD裝置10啟動。繼續(xù)，在步驟S54時，SSD控制器19取得傳送的上述邏輯地址。繼續(xù)，在步驟S55時，SSD控制器19參照在TLB14存儲的邏輯物理變換表13，通過主總線接口 17，依次傳送(DMA)在與上述邏輯地址相對應(yīng)的物理地址存儲的數(shù)據(jù)。這里，可對上述傳送進行讀出和寫入的雙方。繼續(xù)，在步驟S56時，SSD控制器19向主機裝置20給予表示上述傳送的數(shù)據(jù)的結(jié)束的中斷。繼續(xù)，在步驟S57時，主機裝置20的處理器25收到中斷，從待機狀態(tài)再次開始中斷工作。繼續(xù)，在步驟S58時，處理器25在讀出的情況下采用傳送的數(shù)據(jù)，在寫入的情況下繼續(xù)原處理，以結(jié)束這個工作(End)。< 3.作用效果〉根據(jù)第I實施方式涉及的半導(dǎo)體存儲裝置及包含其的系統(tǒng)(信息處理裝置)，至少 能得到下列(I)至(2)的效果。(I)能降低SSD裝置10的緩沖存儲器15的容量及面積如上述，第I實施方式涉及的SSD裝置10的SSD控制器19經(jīng)由總線50，向主機裝置20傳送邏輯物理變換表13的拷貝。繼續(xù)，主機裝置20的處理器25執(zhí)行主存儲器23的使用聲明，在作為其主存儲器23的DRAM中確保用于存儲邏輯物理變換表13的拷貝的區(qū)域(S21)。繼續(xù)，處理器25將經(jīng)由總線50傳送的邏輯物理變換表13的拷貝存儲在主存儲器23的上述確保了的區(qū)域(S22)。繼續(xù)，處理器25裝載作為經(jīng)由總線50傳送的主機裝置20的控制程序的0S12，結(jié)束這個啟動執(zhí)行流程。其結(jié)果，邏輯物理變換表13的拷貝配置在主機裝置20的主存儲器23上。在主機裝置20的主存儲器23存儲的邏輯物理變換表13的拷貝，例如，根據(jù)需要可在如圖5所示的上述TLB工作中使用。例如，在主存儲器23存儲的邏輯物理變換表13的拷貝，在TLB14中沒有對應(yīng)的邏輯地址，即TLB失敗發(fā)生的情況(是)等下，可根據(jù)需要使用。此時，不需要參照邏輯物理地址變換表(L2P)主體13。因此，與在SSD裝置10側(cè)設(shè)置大量的緩沖器的情況基本上相同的高速工作成為可能。并且，在沒有那樣的緩沖器的狀態(tài)下，可通過大幅減少的硬件實現(xiàn)。在第I實施方式中，能降低用于存儲SSD裝置10的邏輯物理變換表13的緩沖存儲器15的容量及占有面積。即使在主機裝置20的主存儲器23上配置邏輯物理變換表13的拷貝的構(gòu)成的情況下，在第I實施方式中，優(yōu)選地，在SSD裝置10側(cè)具備要求TLB、DMA、ECC等的高速性的處理。如果與作為電路規(guī)模全部存儲邏輯物理變換表13的緩沖存儲器相比，執(zhí)行這些處理的電路極小。(2)能降低制造成本與作為主機裝置20的主存儲器23的DRAM相比，緩沖存儲器15的制造成本是高價的。本例中，如上述，降低用于存儲SSD裝置10的邏輯物理變換表13的緩沖器15的容量及占有面積，將邏輯物理變換表13的拷貝配置于主機裝置20的主存儲器23。為此，能降低制造成本。[第2實施方式]
接著，關(guān)于第2實施方式進行說明。第2實施方式的存儲器系統(tǒng)具有與如圖I所示的第I實施方式的存儲器系統(tǒng)相同的構(gòu)成。第I實施方式中，在主存儲器23保持邏輯物理變換表13的拷貝。對此，第2實施方式中，在主存儲器23保持邏輯物理變換表13的一部分的拷貝的點，與上述第I實施方式不同。并且，第2實施方式中，如后述，啟動執(zhí)行工作和TLB流程與第I實施方式不同。以下，在第2實施方式的說明中，省略與上述第I實施方式重復(fù)的部分的細節(jié)的說明。<TLB 流程 >首先，參照圖7關(guān)于第2實施方式的TLB工作進行說明。本實施方式的TLB工作中，對于如第I實施方式的圖5所示的TLB工作，僅步驟S36不相同。S卩，第I實施方式中，由于在主存儲器23中具有邏輯物理地址變化表(L2P) 13的拷貝，所以在步驟S36不會L2P失敗。然而，第2實施方式中，由于在主存儲器23未存儲 L2P13的一部分的拷貝，所以在步驟S36有L2P失敗發(fā)生的情況。因此，第2實施方式中，L2P失敗發(fā)生的情況的處理變成必要，步驟S36的工作依據(jù)如圖7(A)-(B)所示的流程來執(zhí)行。如圖7所示，首先，在步驟S61時，主機裝置20的處理器25判定在主存儲器23中復(fù)制的邏輯物理變換表(L2P)13的一部分是否存在。如果在主存儲器23中復(fù)制的邏輯物理變換表(L2P) 13的一部分存在的情況下(是)，結(jié)束這個流程(End)。如果判定在上述步驟S61時在主存儲器23中復(fù)制的邏輯物理變換表(L2P) 13的一部分不存在的情況下(否)，繼續(xù)，在步驟S62時，處理器25判定主存儲器23的拷貝區(qū)域的空閑是否存在。如果在主存儲器23的拷貝區(qū)域的空閑存在的情況下(是)，繼續(xù)至步驟S64。在上述步驟S62時判定主存儲器23的拷貝區(qū)域的空閑不存在的情況下(否)，繼續(xù)，在步驟S63時，處理器25依據(jù)上述LRU選擇主存儲器23的拷貝，并騰空那個區(qū)域。繼續(xù)，在步驟S64時，處理器25從SSDlO取得對應(yīng)的邏輯物理地址變換表(L2P)13。繼續(xù)，在步驟S65時，處理器25在主存儲器23中設(shè)置的空閑區(qū)域設(shè)定上述取得的邏輯物理地址變換表(L2P) 13，結(jié)束這個流程(B)。<啟動執(zhí)行流程>接著，參照圖8，關(guān)于第2實施方式的啟動執(zhí)行工作進行說明。第2實施方式的啟動執(zhí)行工作，與如第I實施方式的圖4所示的啟動執(zhí)行工作相比，在省略L2P拷貝(圖4的步驟22)步驟的點不同。首先，在步驟S71時，主機裝置20的處理器25執(zhí)行主存儲器23的使用聲明，在主存儲器23中確保用于存儲邏輯物理變換表13的拷貝的區(qū)域。繼續(xù)，在步驟S72時，處理器25裝載經(jīng)由總線50傳送的0S12。此時，由于在主存儲器23未存儲邏輯物理變換表13的拷貝，所以在主存儲器23中L2P失敗發(fā)生。由此，即使在啟動工作時L2P失敗發(fā)生的情況下，通過執(zhí)行前述的圖7的處理，可解除L2P失敗?！醋饔眯Ч翟诘?實施方式涉及的半導(dǎo)體存儲裝置及包含其的系統(tǒng)(信息處理裝置)中，至少能得到上述(I)及(2)的效果。并且，在第2實施方式中，可以根據(jù)需要適用上述的構(gòu)成及工作。[第3實施方式]第3實施方式涉及的信息處理裝置包括主機裝置、半導(dǎo)體存儲裝置。主機裝置包括主存儲器和第I控制部。上述第I控制部將對上述半導(dǎo)體存儲裝置的寫請求分離為寫命令和與上述寫命令對應(yīng)的寫數(shù)據(jù)，向上述半導(dǎo)體存儲裝置輸出寫命令，使寫數(shù)據(jù)存儲于上述主存儲器。上述半導(dǎo)體存儲裝置包括非易失性半導(dǎo)體存儲器和第2控制部。上述第2控制部接收從上述主機裝置傳送的上述寫命令，在該寫命令的執(zhí)行時向半導(dǎo)體存儲裝置傳送在上述主存儲器存儲的該寫命令相對應(yīng) 的寫數(shù)據(jù)，并向上述非易失性半導(dǎo)體存儲器寫入。在圖9，示出第3實施方式的信息處理裝置的構(gòu)成的一例。信息處理裝置包括主機裝置(以下，簡稱主機)30、和作為主機30的存儲裝置起作用的存儲器系統(tǒng)(半導(dǎo)體存儲裝置)40。存儲器系統(tǒng)40也可以是按eMMC (Embedded Multi Media Card，嵌入多媒體卡)規(guī)格兼容的組裝用途的閃存、SSD(Solid State Drive，固態(tài)驅(qū)動器)等。信息處理裝置為，例如，個人計算機、便攜式電話、攝像裝置等。存儲器系統(tǒng)40包括作為非易失性半導(dǎo)體存儲器的NAND閃存41、NAND接口 44、DMA控制器45、緩沖存儲器46、ECC電路47、存儲控制器48、存儲接口 49。NAND閃存41包括將多個存儲單元以矩陣狀排列的存儲單元陣列。各個的存儲單元使用上位頁及下位頁，可以多值存儲。NAND閃存41將多個作為數(shù)據(jù)消除的單元的塊排列而構(gòu)成。并且，各塊通過多個頁構(gòu)成。各頁是數(shù)據(jù)的寫入及讀出的單位。NAND閃存41通過例如多個存儲器芯片構(gòu)成。NAND閃存41存儲從主機30發(fā)送的用戶數(shù)據(jù)、存儲器系統(tǒng)40的管理信息、主機30中使用的0S43。0S43作為主機30的控制程序起作用。邏輯物理變換表(L2P表)42是使主機30訪問存儲器系統(tǒng)40時使用的邏輯塊地址(LBA Logical block address)和NAND閃存41內(nèi)的物理地址(塊地址+頁地址+頁內(nèi)存儲位置)對應(yīng)的地址變換信息。在此之后，在NAND閃存41存儲的L2P表42稱為L2P主體。NAND接口 44基于存儲控制器48的控制對NAND閃存41執(zhí)行數(shù)據(jù)及管理信息的讀/寫。緩沖存儲器46能用作用于存儲向NAND閃存41寫的數(shù)據(jù)或者從NAND閃存41讀的數(shù)據(jù)的緩沖器。還有，緩沖存儲器46存儲將從主機30輸入的寫請求、讀請求等相關(guān)的命令排隊的命令隊列46a、和后述的主機30的主存儲器33中高速緩存的L2P信息的標(biāo)簽信息46b。例如，緩沖存儲器46由SRAM或DRAM等構(gòu)成，但是，也可由寄存器等構(gòu)成。ECC電路47對于要從緩沖存儲器46傳送并在NAND閃存41寫的數(shù)據(jù)，進行ECC處理(錯誤修正處理)的編碼處理，將編碼結(jié)果附加至數(shù)據(jù)并向NAND接口 44輸出。還有，ECC電路47對于經(jīng)由NAND接口 44從NAND閃存41讀的數(shù)據(jù)，進行在ECC處理的解碼處理(使用錯誤修正符號的錯誤修正處理)，向緩沖存儲器46輸出錯誤修正后的數(shù)據(jù)。DMA控制器45控制NAND接口 44、ECC電路47、緩沖存儲器46之間的數(shù)據(jù)傳送。再者，也可通過DMA控制器45進行主機30的存儲接口 34內(nèi)的寄存器34a和緩沖存儲器46之間的數(shù)據(jù)傳送，但是，第3實施方式中，寄存器34a和緩沖存儲器46之間的數(shù)據(jù)傳送，由存儲接口 49進行。存儲接口 49是用于將存儲器系統(tǒng)40與主機30連接的接口。存儲接口 49具有控制主機30的存儲接口 34內(nèi)的寄存器34a和存儲器系統(tǒng)40的緩沖存儲器46之間的數(shù)據(jù)傳送的功能。存儲控制器48的功能通過執(zhí)行固件來實現(xiàn)。存儲控制器48總體地控制與總線60連接的存儲器系統(tǒng)40內(nèi)的各構(gòu)成要素。存儲器系統(tǒng)40中，邏輯地址(LBA)和物理地址(NAND閃存41的存儲位置)的關(guān)系并非靜態(tài)地決定，而是在數(shù)據(jù)的寫入時動態(tài)地關(guān)聯(lián)。例如，在復(fù)寫相同的LBA的數(shù)據(jù)的情況下，進行如下的處理。在邏輯地址Al分配塊大小的有效的數(shù)據(jù)，使用NAND閃存41的塊BI，作為存儲區(qū)域。在從主機30接收復(fù)寫邏輯地址Al的塊大小的更新數(shù)據(jù)的命令的情況下，確保NAND閃存41的未使用的I個空閑塊(設(shè)為塊B2)，在那個空閑塊寫入從主機30接收的數(shù)據(jù)。此后，將邏輯地址Al和塊B2關(guān)聯(lián)。其結(jié)果，塊B2成為在內(nèi)部包括有效數(shù)據(jù)的活動塊。在塊BI保存的數(shù)據(jù)變?yōu)闊o效，塊BI成為空閑塊。 這樣，存儲器系統(tǒng)40中，即使是相同的邏輯地址Al的數(shù)據(jù)，作為實際的記錄區(qū)域使用的塊在每次寫入時也變化。再者，在塊大小的更新數(shù)據(jù)的寫入中，必須在寫入處進行塊變化，但是，在不滿足塊大小的更新數(shù)據(jù)寫入中，將更新數(shù)據(jù)寫入至相同的塊。例如，在更新不滿足塊大小的頁數(shù)據(jù)的情況下，在該塊內(nèi)，將相同的邏輯地址的舊頁數(shù)據(jù)無效化，將重新寫入的最新的頁數(shù)據(jù)作為有效頁來管理。若塊內(nèi)的全部數(shù)據(jù)被無效化，則該塊作為空閑塊而釋放。還有，在存儲器系統(tǒng)40中執(zhí)行塊處理。存儲器系統(tǒng)40中，在數(shù)據(jù)的消除單位(塊)和數(shù)據(jù)的管理單位不同的情況下，若NAND閃存41的改寫前進，則通過無效(不是最新)的數(shù)據(jù)，塊成為穿孔(perforated)的狀態(tài)。若這樣的穿孔的狀態(tài)的塊增加，實際可以使用的塊變少，變得不能有效利用NAND閃存41的存儲區(qū)域。在那里，例如，在NAND閃存41的空閑塊比規(guī)定的閾值少的情況下，聚集有效的最新的數(shù)據(jù)，在不同的塊上執(zhí)行重寫的壓縮、垃圾收集等的塊整理，確?？臻e塊。還有，存儲器系統(tǒng)40在進行頁內(nèi)的一部分扇區(qū)的更新時等，讀取NAND閃存41的存儲數(shù)據(jù)，施加變更，執(zhí)行向NAND閃存41寫回的讀、修改、寫(RMW)。在RMW處理中，首先，從NAND閃存41讀包含更新扇區(qū)的頁或塊，將讀的數(shù)據(jù)與從主機30接收的寫數(shù)據(jù)合并。并且，在NAND閃存41的新的頁或新的塊上寫入這個合并數(shù)據(jù)。主機30包括處理器31、主存儲器接口 32、主存儲器33、存儲接口 34，和連接這些的總線36。主存儲器接口 32是用于將主存儲器33連接到總線36的接口。主存儲器33是處理器31可以直接訪問的主存儲器，第3實施方式中，使用DRAM(Dynamic random access memory,動態(tài)隨機存取存儲器)。主存儲器33,除了作為處理器31使用的主存儲器的功能之外，能用作L2P高速緩存33a、寫高速緩存33b的存儲區(qū)域。還有，主存儲器33也能用作作業(yè)區(qū)域33c。L2P高速緩存33a是在存儲器系統(tǒng)40的NAND閃存41中存儲的L2P主體42的一部分或全部。存儲器系統(tǒng)40的存儲控制器48使用在主存儲器33高速緩存的L2P高速緩存33a和在NAND閃存41存儲的L2P主體42，進行在訪問NAND閃存41中存儲的數(shù)據(jù)時的地址解析。在寫高速緩存33b，暫時地保存從主機30向存儲器系統(tǒng)40寫入的寫數(shù)據(jù)。作業(yè)區(qū)域33c是向NAND閃存41寫入數(shù)據(jù)時的工作區(qū)域，具體地，在執(zhí)行前述的塊的處理、RMW等時使用。存儲接口 34是用于與存儲器系統(tǒng)40連接的接口。存儲接口 34具有DMA控制器35和寄存器34a。DMA控制器35執(zhí)行在主存儲器33的L2P高速緩存33a、寫高速緩存33b、作業(yè)區(qū)域33c和存儲接口 34內(nèi)的寄存器34a之間的數(shù)據(jù)傳送控制。處理器31是控制主機30的工作的處理器，執(zhí)行從NAND閃存41向主存儲器33裝載的0S43。在0S43中，包括控制存儲器系統(tǒng)40的設(shè)備驅(qū)動器43a。設(shè)備驅(qū)動器43a若接受來自0S43或0S43上的應(yīng)用對存儲器系統(tǒng)40的寫請求，則將寫請求分離為寫命令和寫數(shù)據(jù)。在命令中，包括識別命令的種類(讀、寫等)的字段、指定先前LBA的字段、指定數(shù)據(jù)長的字段等。并且，設(shè)備驅(qū)動器43a經(jīng)由存儲接口 34向存儲器系統(tǒng)40直接發(fā)送命令。另一方面，設(shè)備驅(qū)動器43a在主存儲器33的寫高速緩存33b中臨時存儲分離后的數(shù)據(jù)?！?br> 圖10是示出接受寫請求時的設(shè)備驅(qū)動器43a的工作次序的一例。設(shè)備驅(qū)動器43a若接受來自0S43或0S43上的應(yīng)用對存儲器系統(tǒng)40的寫請求，則將寫請求分離為命令和數(shù)據(jù)(步驟S100)。接著，設(shè)備驅(qū)動器43a經(jīng)由存儲接口 34向存儲器系統(tǒng)40直接發(fā)送命令。還有，設(shè)備驅(qū)動器43a在主存儲器33的寫高速緩存33b中臨時存儲分離后的數(shù)據(jù)(步驟S110)。關(guān)于在寫高速緩存33b高速緩存的數(shù)據(jù)，隨后，通過存儲器系統(tǒng)40的存儲控制器48的控制，向存儲器系統(tǒng)40側(cè)傳送。圖11示出接收寫命令時的存儲器系統(tǒng)40側(cè)的工作次序的一例。在存儲器系統(tǒng)40處接收從主機30發(fā)送的寫命令(步驟S200)。將接收的寫命令通過存儲接口 49設(shè)定于緩沖存儲器46的命令隊列46a (步驟S210)。存儲控制器48若可以按照在命令隊列46a設(shè)定的該寫命令的執(zhí)行順序執(zhí)行該寫命令(步驟S220)，則判定寫命令包括的LBA是否為未寫入狀態(tài)(步驟S230)。在這里，若LBA是未寫入狀態(tài)，則與這個LBA相對應(yīng)的有效的數(shù)據(jù)是未存儲于NAND閃存41的狀態(tài)。LBA是否為未寫入狀態(tài)的判定，具體地，例如以以下的次序進行。S卩，存儲控制器48判定寫命令包括的LBA是否命中(hit)標(biāo)簽彳目息46b,未命中的情況下判定是否命中在NAND閃存41存儲的L2P主體42。再者，標(biāo)簽信息46b是登記在主機30的主存儲器33的L2P高速緩存33b中高速緩存的L2P信息的數(shù)據(jù)，可以通過檢索標(biāo)簽信息46b，對L2P高速緩存33b判定是否存儲與LBA相對應(yīng)的L2P信息。在通過這樣的標(biāo)簽信息46b和L2P主體42的檢索，判定LBA未命中的情況下(步驟S230 :是)，存儲控制器48對主機30的DMA控制器35輸出用于從寫高速緩存33b傳送與寫命令相對應(yīng)的寫數(shù)據(jù)的數(shù)據(jù)傳送指令(步驟S240)。接收這個數(shù)據(jù)傳送指令的DMA控制器35，從主存儲器33的寫高速緩存33b向存儲接口 34的寄存器34a傳送在主存儲器33的寫高速緩存33b存儲的寫數(shù)據(jù)。若將數(shù)據(jù)設(shè)定于這個寄存器34a，從存儲接口 34向存儲接口 49通知這個旨意，收到這個通知的存儲接口 49向緩沖存儲器46傳送在寄存器34a設(shè)定的寫數(shù)據(jù)(步驟S250)。由于存儲控制器48能特定在主存儲器33上的寫高速緩存33b存儲的寫數(shù)據(jù)的存儲位置，所以在寫命令中也可以包含在主存儲器33的存儲位置。還有，存儲控制器48也可通過將寫高速緩存33b設(shè)為FIFO結(jié)構(gòu)或環(huán)形緩沖器結(jié)構(gòu)來特定在寫數(shù)據(jù)的存儲位置?？傊瑢憯?shù)據(jù)對FIFO結(jié)構(gòu)的寫高速緩存33b，按寫命令發(fā)生的順序來設(shè)定。由于寫命令中包含數(shù)據(jù)長，所以如果存儲控制器48識別FIFO結(jié)構(gòu)的寫高速緩存33b的初始地址，則在每次接收寫命令時，通過各數(shù)據(jù)長與地址相加，能掌握寫數(shù)據(jù)在主存儲器33上的存儲位置。若通過步驟S250的處理將寫數(shù)據(jù)設(shè)定于緩沖存儲器46，則存儲控制器48，在由ECC電路47符號化寫數(shù)據(jù)ECC之后，經(jīng)由NAND接口 44，向NAND閃存的空閑塊寫入(步驟S350)。此后，以向這個空閑塊對應(yīng)附加由寫命令指定的LBA的方式，更新L2P高速緩存33a、標(biāo)簽信息46b、以及L2P主體42 (步驟S360)。再者，關(guān)于L2P主體42，并非在每次對NAND閃存41的寫入時更新，所以也可以定期地更新。L2P高速緩存33a的更新如下進行。存儲控制器48，在用緩沖存儲器46構(gòu)成新的L2P信息后，將其標(biāo)簽信息追加到緩沖存儲器46的標(biāo)簽信息46b，將該旨意通知給存儲接口49，并且對主機30的DMA控制器35輸出用于傳送L2P信息的傳送指令。由此，存儲接口 49在存儲接口 34的寄存器34a中設(shè)定由緩沖存儲器46制作的新的L2P信息。DMA控制器35向主存儲器33傳送在寄存器34a設(shè)定的L2P信息，在L2P高速緩存33a中高速緩存L2P信肩、O
另一方面，在步驟S230，在寫命令包括的LBA命中標(biāo)簽信息46b的情況下(步驟S230 :否)，存儲控制器48對主機30的DMA控制器35輸出L2P信息的傳送指令。由此，DMA控制器35從主存儲器33向存儲接口 34的寄存器34a傳送在主存儲器33的L2P高速緩存33a存儲的命中了的L2P信息。如前述，若將數(shù)據(jù)設(shè)定于寄存器34a，則從存儲接口 34向存儲接口 49通知這個旨意，收到這個通知的存儲接口 49向緩沖存儲器46傳送在寄存器34a設(shè)定的L2P信息。存儲控制器48使用向緩沖存儲器46傳送的L2P信息進行地址解析。接著，存儲控制器48從NAND閃存41讀出包括與通過地址解析得到的LBA相對應(yīng)的物理地址中存儲的數(shù)據(jù)的頁或塊，并向緩沖存儲器46傳送(步驟S260)。接著，存儲控制器48對主機30的DMA控制器35輸出用于傳送在寫高速緩存33b存儲的寫數(shù)據(jù)的數(shù)據(jù)傳送指令(步驟S270)。接收這個數(shù)據(jù)傳送指令的DMA控制器35從主存儲器33向存儲接口34的寄存器34a傳送在主存儲器33的寫高速緩存33b存儲的寫數(shù)據(jù)。在這個寄存器34a設(shè)定的數(shù)據(jù)，與上述相同，通過存儲接口 49向緩沖存儲器46傳送(步驟S280)。接著，存儲控制器48在緩沖存儲器46上合成從NAND閃存41讀出并向緩沖存儲器46寫入的數(shù)據(jù)和從寫高速緩存33b傳送并向緩沖存儲器46寫入的數(shù)據(jù)(步驟S290)。若這個合成結(jié)束，則存儲控制器48向存儲接口 49通知其旨意，并且對主機30的DMA控制器35輸出用于傳送數(shù)據(jù)的傳送指令(步驟S300)。由此，存儲接口 49將由緩沖存儲器46合成的數(shù)據(jù)設(shè)定于存儲接口 34的寄存器34a。DMA控制器35向主存儲器33傳送在寄存器34a設(shè)定的合成數(shù)據(jù)，向作業(yè)區(qū)域33c存儲這個合成數(shù)據(jù)(步驟S310)。之后，存儲控制器48判定數(shù)據(jù)的合成處理是否結(jié)束(步驟S320)，在數(shù)據(jù)合成處理未結(jié)束的情況下，按步驟S260 S310的次序反復(fù)，直到數(shù)據(jù)合成處理結(jié)束為止。這樣，在主存儲器33的作業(yè)區(qū)域33c上制作盡可能多的塊單元的數(shù)據(jù)。若合成處理結(jié)束,存儲控制器48對主機30的DMA控制器35傳送用于傳送在主存儲器33的作業(yè)區(qū)域33c存儲的合成數(shù)據(jù)的數(shù)據(jù)傳送指令(步驟S330)。接收這個數(shù)據(jù)傳送指令的DMA控制器35從主存儲器33向存儲接口 34的寄存器34a傳送在主存儲器33的作業(yè)區(qū)域33c存儲的合成數(shù)據(jù)。在這個寄存器34a設(shè)定的數(shù)據(jù)，與上述相同，通過存儲接口49向緩沖存儲器46傳送(步驟S340)。
若通過步驟S340的處理將合成數(shù)據(jù)設(shè)定于緩沖存儲器46，則存儲控制器48，在由ECC電路47符號化寫數(shù)據(jù)ECC之后，經(jīng)由NAND接口 44，向NAND閃存41的空閑塊寫入(步驟S350)。此后，存儲控制器48以向這個空閑塊對應(yīng)附加LBA并使舊的活動塊無效化的方式，更新L2P高速緩存33a、標(biāo)簽信息46b、以及L2P主體42 (步驟S360)。再者，在合成處理通過從主存儲器33向緩沖存儲器46進行I次的數(shù)據(jù)傳送而結(jié)束的情況下，也可向NAND閃存41直接寫入由緩沖存儲器46合成的數(shù)據(jù)。圖12是示出接收讀命令時的存儲器系統(tǒng)40側(cè)的工作次序的一例。在經(jīng)由存儲接口 49由存儲器系統(tǒng)40接收讀命令的情況下，通過存儲接口 49將接收的讀命令設(shè)定于緩沖存儲器46的命令隊列46a (步驟S400)。若這個讀命令成為可以執(zhí)行的狀態(tài)，則存儲控制器48對標(biāo)簽信息46b檢測讀命令包括的LBA (步驟S410),判定讀命令包括的LBA是否命中標(biāo)簽信息46b (步驟S420)。在命中的情況下(步驟S420 :是)，存儲控制器48對主機30的DMA控制器35輸出L2P傳送指令(步驟S430)。由此，DMA控制器35從主存儲器33向存儲接口 34的寄存器34a傳送在主存儲器33的L2P高速緩存33a存儲的命中了的L2P信息?！ぴ诩拇嫫?4a設(shè)定的L2P信息，與上述相同，通過存儲接口 49向緩沖存儲器46傳送(步驟S440)。存儲控制器48使用向緩沖存儲器46傳送的L2P信息，進行地址解析。即，存儲控制器48從L2P信息取得與LBA相對應(yīng)的物理地址，從NAND閃存41讀與取得的物理地址相對應(yīng)的數(shù)據(jù)。ECC電路47經(jīng)由NAND接口 44對從NAND閃存41讀的數(shù)據(jù)，進行ECC處理的解碼處理，向緩沖存儲器46輸出錯誤修正后的數(shù)據(jù)。之后，存儲控制器48向主機30輸出在緩沖存儲器46存儲的讀數(shù)據(jù)。另一方面，在步驟S420，在讀命令包括的LBA未命中標(biāo)簽信息46b的情況下(步驟S420 :否)，存儲控制器48向緩沖存儲器46讀在NAND閃存41存儲的L2P主體的一部分或全部并檢索(步驟S460)。在LBA對L2P主體未命中的情況下，結(jié)束讀處理，向主機30返回錯誤。在LBA對L2P主體命中的情況下(步驟S470)，存儲控制器48采用命中的L2P信息進行地址解析。即，存儲控制器48從L2P信息取得與LBA對應(yīng)附加的物理地址，從NAND閃存41讀與取得的物理地址相對應(yīng)的數(shù)據(jù)。ECC電路27經(jīng)由NAND接口 44，對從NAND閃存41讀的數(shù)據(jù)進行ECC處理的解碼處理，向緩沖存儲器46輸出錯誤修正后的數(shù)據(jù)。之后，存儲控制器48向主機30輸出在緩沖存儲器46存儲的讀數(shù)據(jù)(步驟S480)。存儲控制器28指示存儲接口 49，以向存儲接口 34的寄存器34a傳送向緩沖存儲器46讀出的L2P主體42中與讀命令包含的LBA相對應(yīng)的L2P信息、或與包括讀命令中包含的LBA的周邊LBA相對應(yīng)的L2P信息，并且對主機30的DMA控制器35輸出用于傳送L2P信息的傳送指令。由此，存儲接口 49將在緩沖存儲器46緩沖的L2P信息設(shè)定于存儲接口34的寄存器34a。DMA控制器35向主存儲器33傳送在寄存器34a設(shè)定的L2P信息，將這個L2P信息高速緩存在L2P高速緩存中。伴隨于此，存儲控制器48更新緩沖存儲器46的標(biāo)簽信息46b。再者，在主存儲器33上形成的作業(yè)區(qū)域33c也可用作進行前述的塊處理、RMW等時的工作區(qū)。還有，第3實施方式中，盡管在存儲器系統(tǒng)40側(cè)具有L2P高速緩存33a的標(biāo)簽信息46b，但是，存儲器系統(tǒng)40也可不具有標(biāo)簽信息46b，而直接檢索L2P高速緩存33a。還有，盡管存儲器系統(tǒng)40的存儲接口 49進行寄存器34a和緩沖存儲器46之間的數(shù)據(jù)傳送，但是，也可向存儲控制器48進行這個數(shù)據(jù)傳送。還有，也可在主存儲器33和緩沖存儲器46之間進行直接數(shù)據(jù)傳送。這樣，在第3實施方式中，主機30的主存儲器33能用作寫高速緩存33b和L2P高速緩存33a的存儲區(qū)域。由此，能謀求緩沖存儲器46的存儲容量的降低。并且，第3實施方式中，在寫請求時，分離成寫命令和寫數(shù)據(jù)，向主機30的主存儲器33存儲寫數(shù)據(jù)，向存儲器系統(tǒng)的緩沖存儲器46存儲寫命令。并且，在存儲器系統(tǒng)40中，在寫命令的執(zhí)行時，從主機30的主存儲器33讀出寫數(shù)據(jù)，進行向NAND閃存41的寫入。由此，相比于未分離成寫命令和寫數(shù)據(jù)的情況，能降低主機30和存儲器系統(tǒng)40之間的接口帶寬。總之，在未分離成寫命令和寫數(shù)據(jù)的情況下，寫請求時，從主機向存儲器系統(tǒng)傳送寫命令及寫數(shù)據(jù)，接著，存儲器系統(tǒng)分離成寫命令和寫數(shù)據(jù)，向主機30的主存儲器33傳送分離后的寫數(shù)據(jù)。并且，存儲器系統(tǒng)，在寫命令的執(zhí)行時，從主機的主存儲器讀出寫數(shù)據(jù)，向NAND閃存進行寫入。這個情況下，對一次的寫請求，寫數(shù)據(jù)成為在主機和存儲器系統(tǒng)之間的總線3次傳送，使接口帶寬增加。對此，根據(jù)本實施方式的構(gòu)成，能解決那樣的課題。再者，在存儲器系統(tǒng)40的啟動時，也可以向主機30的主存儲器33裝載在NAND閃 存41存儲的L2P主體42。還有，在存儲器系統(tǒng)40側(cè)，設(shè)置L2P信息的一次高速緩存，在主機30的主存儲器23設(shè)置L2P信息的二次高速緩存，在對一次高速緩存、二次高速緩存未命中的情況下，也可以檢索向NAND閃存31存儲的L2P主體32。還有，第3實施方式中，由于在主存儲器33上設(shè)置了存儲器系統(tǒng)40的存儲控制器48使用的作業(yè)區(qū)域33c，所以能降低用于在存儲器系統(tǒng)40側(cè)的作業(yè)區(qū)域的緩沖的容量及專用面積。如以上說明，在第3實施方式中，不會增大主機30和存儲器系統(tǒng)40間的接口帶寬，可使存儲器系統(tǒng)40的緩沖存儲器46的容量降低。盡管說明了本發(fā)明的幾個實施方式，但是，這些實施方式僅作為例子示出，不意圖限定發(fā)明的范圍。這些新的實施方式可通過其他的各種方式來實施，在不越出發(fā)明的主旨的范圍，能進行各種的省略、調(diào)換、變更。這些實施方式及其變形包含于發(fā)明的范圍、要旨中，并且包含于權(quán)利要求的范圍記載的發(fā)明及其均等的范圍內(nèi)。
權(quán)利要求
1.一種信息處理裝置，其特征在于，上述信息處理裝置包括主機裝置和半導(dǎo)體存儲裝置， 上述主機裝置包括主存儲器； 上述半導(dǎo)體存儲裝置包括 存儲第I地址變換信息及數(shù)據(jù)的非易失性半導(dǎo)體存儲器； 存儲作為上述第I地址變換信息的一部分的第2地址變換信息的存儲部；和 參照上述第2地址變換信息對上述非易失性半導(dǎo)體存儲器進行訪問的控制部， 作為上述第I地址變換信息的一部分或全部的第3地址變換信息存儲于上述主存儲器上，上述控制部對上述非易失性半導(dǎo)體存儲器進行訪問時，在上述第2地址變換信息中未存儲參照對象的地址變換信息的情況下，上述控制部使用上述第3地址變換信息。
2.如權(quán)利要求I所述的信息處理裝置，其特征在于，上述控制部，在使用上述第3地址變換信息的情況下，參照從上述第3地址變換信息向上述第2地址變換信息傳送的參照對象的地址變換信息。
3.如權(quán)利要求2所述的信息處理裝置，其特征在于，上述半導(dǎo)體存儲裝置還包括DMA控制器； 上述DMA控制器從上述第3地址變換信息向上述第2地址變換信息傳送地址變換信肩、O
4.如權(quán)利要求I所述的信息處理裝置，其特征在于，上述主機裝置，確保在上述主機裝置的啟動時上述主存儲器上的區(qū)域，讀出在上述非易失性半導(dǎo)體存儲器存儲的第I地址變換信息的一部分或全部，并在該區(qū)域作為上述第3地址變換信息來存儲。
5.如權(quán)利要求I所述的信息處理裝置，其特征在于，上述控制部，在上述第2地址變換信息中未存儲參照對象的地址變換信息的情況下，對上述主機裝置進行中斷，從在上述主機裝置的上述主存儲器存儲的上述第3地址變換信息取得參照對象的地址變換信息。
6.如權(quán)利要求I所述的信息處理裝置，其特征在于，上述主機裝置，在由上述控制部參照的地址變換信息未存儲于上述主存儲器上的情況下，從在上述非易失性半導(dǎo)體存儲器存儲的第I非易失性半導(dǎo)體存儲器取得。
7.一種半導(dǎo)體存儲裝置，其特征在于，包括 存儲第I地址變換信息及數(shù)據(jù)的非易失性半導(dǎo)體存儲器； 存儲作為上述第I地址變換信息的一部分的第2地址變換信息的存儲部；和 參照上述第2地址變換信息對上述非易失性半導(dǎo)體存儲器進行訪問的控制部， 上述控制部對上述非易失性半導(dǎo)體存儲器進行訪問時，在上述第2地址變換信息中未存儲參照對象的地址變換信息的情況下，上述控制部參照從半導(dǎo)體存儲裝置的外部取得的參照對象的地址變換信息，對上述非易失性半導(dǎo)體存儲器進行訪問。
8.如權(quán)利要求7所述的半導(dǎo)體存儲裝置，還包括DMA控制器； 上述DMA控制器從半導(dǎo)體存儲裝置的外部取得參照對象的地址變換信息。
9.一種信息處理裝置，其特征在于，上述信息處理裝置包括主機裝置和半導(dǎo)體存儲裝置， 上述主機裝置包括主存儲器；和 第I控制部，將對上述半導(dǎo)體存儲裝置的寫請求分離成寫命令和與上述寫命令相對應(yīng)的寫數(shù)據(jù)，向上述半導(dǎo)體存儲裝置輸出寫命令，將寫數(shù)據(jù)存儲于上述主存儲器； 上述半導(dǎo)體存儲裝置包括 非易失性半導(dǎo)體存儲器；和 第2控制部，接收從上述主機裝置傳送的上述寫命令，在上述寫命令的執(zhí)行時，從上述主存儲器取得與上述寫命令相對應(yīng)的寫數(shù)據(jù)，向上述非易失性半導(dǎo)體存儲器寫入。
10.如權(quán)利要求9所述的信息處理裝置，其特征在于， 在上述非易失性半導(dǎo)體存儲器中存儲第I地址變換信息， 在上述主存儲器中存儲作為上述第I地址變換信息的一部分或全部的第2地址變換信息， 上述第2控制部在上述寫命令的執(zhí)行時使用在上述主存儲器保持的地址變換信息，將上述寫命令中包括的邏輯地址變換為物理地址。
11.如權(quán)利要求10所述的信息處理裝置，其特征在于，上述第2控制部接收從上述主機裝置傳送的讀命令，在上述讀命令的執(zhí)行時，使用在上述主存儲器存儲的第2地址變換信息，將上述讀命令中包括的邏輯地址變換為物理地址。
12.如權(quán)利要求9所述的信息處理裝置，其特征在于，上述第2控制部，在上述寫命令執(zhí)行時，將上述主存儲器作為作業(yè)區(qū)域使用。
13.如權(quán)利要求10所述的信息處理裝置，其特征在于， 上述半導(dǎo)體存儲裝置包括緩沖存儲器， 在上述緩沖存儲器中，存儲在上述主存儲器存儲的第2地址變換信息的標(biāo)簽信息，上述第2控制部通過參照上述標(biāo)簽信息判別在上述第2地址變換信息中是否存儲有參照對象的地址變換信息。
14.一種半導(dǎo)體存儲裝置的控制方法，其特征在于，上述半導(dǎo)體存儲裝置包括非易失性半導(dǎo)體存儲器，上述半導(dǎo)體存儲裝置的控制方法包括 用命令隊列管理從半導(dǎo)體存儲裝置的外部接收的寫命令； 在上述寫命令的執(zhí)行時，從上述半導(dǎo)體存儲裝置的外部取得與上述寫命令相對應(yīng)的寫數(shù)據(jù)；和 將上述寫數(shù)據(jù)存儲于上述非易失性半導(dǎo)體存儲器。
15.如權(quán)利要求14所述的半導(dǎo)體存儲裝置的控制方法，其特征在于， 向上述半導(dǎo)體存儲裝置的外部輸出在上述非易失性半導(dǎo)體存儲器中存儲的地址變換信息的一部分或全部， 在上述寫命令的執(zhí)行時，參照在上述半導(dǎo)體存儲裝置的外部配置的地址變換信息，將上述寫命令中包括的邏輯地址變換為物理地址。
16.如權(quán)利要求15所述的半導(dǎo)體存儲裝置的控制方法，其特征在于， 將向上述半導(dǎo)體存儲裝置的外部輸出的地址變換信息作為標(biāo)簽信息來管理； 通過參照上述標(biāo)簽信息，判斷在上述半導(dǎo)體存儲裝置的外部是否存儲有參照對象的地址變換信息。
全文摘要
本發(fā)明的實施方式的信息處理裝置包括主機裝置和半導(dǎo)體存儲裝置。上述主機裝置包括主存儲器。上述半導(dǎo)體存儲裝置包括非易失性半導(dǎo)體存儲器、存儲部和控制部。上述非易失性半導(dǎo)體存儲器存儲第1邏輯物理變換表及數(shù)據(jù)。上述存儲部存儲作為上述第1邏輯物理變換表的一部分的第2邏輯物理變換表。上述控制部參照上述第2邏輯物理變換表對上述非易失性半導(dǎo)體存儲器進行訪問。在上述主存儲器上復(fù)制上述第1邏輯物理變換表的至少一部分。在上述第2邏輯物理變換表未登記通過上述控制部訪問的邏輯地址或物理地址的情況下，將上述主存儲器上的第3邏輯物理變換表的一部分復(fù)制到上述第2邏輯物理變換表。
文檔編號G06F3/06GK102915208SQ20121027262
公開日2013年2月6日 申請日期2012年8月1日 優(yōu)先權(quán)日2011年8月1日
發(fā)明者國松敦, 前田賢一 申請人:株式會社 東芝