專利名稱：基于plb總線的isa接口ip核的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于移動機(jī)器人領(lǐng)域，尤其是一種基于PLB總線的ISA接口 IP核。
背景技術(shù)：
在移動機(jī)器人領(lǐng)域，通常使用PC104控制電機(jī)或傳感器。由于PC104自身的設(shè)計(jì)特點(diǎn)，其不能直接控制電機(jī)，因此，在PC104和電機(jī)之間的信息交互需要一個中間環(huán)節(jié)，這就是接口板。目前，通常使用微控制器(MCU)模塊作為接口板，即PC104+微控制器+電機(jī)(或傳感器)的控制方式，這種控制方式存在的問題是1、MCU的編程語言主要為C語言，以軟邏輯實(shí)現(xiàn)，它通過順序執(zhí)行指令來實(shí)現(xiàn)特定功能，避免不了速度低的缺點(diǎn)；2、MCU在同一時間只能處理一條指令的特點(diǎn)也影響了它的應(yīng)用，其只能用于一些算法的設(shè)計(jì)及簡單的控 制。綜上所述，采用PC104+微控制器+電機(jī)(或傳感器)的控制方式在復(fù)雜邏輯控制、并行高速、接口板可再用和可升級方面，實(shí)現(xiàn)起來都非常困難。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種設(shè)計(jì)合理、控制邏輯簡單、速度快以及可維護(hù)性好的基于PLB總線的ISA接口 IP核。本發(fā)明解決其技術(shù)問題是采取以下技術(shù)方案實(shí)現(xiàn)的一種基于PLB總線的ISA接口 IP核，包括譯碼器、雙口 RAM、寄存器陣列、讀寫狀態(tài)機(jī)和用戶邏輯模塊；譯碼器通過控制線與用戶邏輯模塊相連接，譯碼器通過地址線與雙口RAM和寄存器陣列相連接；讀寫狀態(tài)機(jī)的輸入端與ISA總線相連接，讀寫狀態(tài)機(jī)輸出端與雙口 RAM相連接；寄存器陣列一端與ISA總線相連接，雙口 RAM和寄存器陣列的另一端分別通過雙向數(shù)據(jù)線同用戶邏輯模塊相連接，用戶邏輯模塊的另一端同PLB總線相連接，所述的ISA總線與上位機(jī)控制單元相連接，且PLB總線與CPU相連接，實(shí)現(xiàn)上位機(jī)控制單元和CPU之間的數(shù)據(jù)交互。而且，所述的譯碼器、雙口 RAM、寄存器陣列、讀寫狀態(tài)機(jī)、用戶邏輯模塊和邏輯判斷模塊嵌裝在FPGA內(nèi)。而且，在FPGA內(nèi)還包括一個邏輯判斷模塊，該邏輯判斷模塊的輸入端與ISA總線的系統(tǒng)字節(jié)高位使能信號SBHE相連接，邏輯判斷模塊的輸出端與ISA總線的16位片選信號I0CS16相連接，用于ISA總線16位數(shù)據(jù)處理的切換控制。而且，所述的讀寫狀態(tài)機(jī)與ISA總線相連接的信號為IO讀寫信號、DMA控制信號和時鐘信號。而且，所述的雙口 RAM存儲如下寄存器數(shù)據(jù)8個電機(jī)數(shù)據(jù)、4個編碼器控制參數(shù)、2個傳感器控制參數(shù)、8個電機(jī)狀態(tài)數(shù)據(jù)、4個編碼器數(shù)據(jù)和2個傳感器數(shù)據(jù)。而且，所述的寄存器陣列存儲控制相關(guān)寄存器；所述的控制相關(guān)寄存器包括如下寄存器開始執(zhí)行電機(jī)命令端口寄存器、完成電機(jī)控制標(biāo)志寄存器、中斷控制寄存器和外部傳感器控制端口寄存器。
而且，所述的中斷控制寄存器支持上位機(jī)控制單元和PLB核之間的雙向中斷信號。而且，所述的用戶邏輯模塊包括兩個邏輯轉(zhuǎn)換接口，一個邏輯轉(zhuǎn)換接口用于雙口RAM與CPU之間的數(shù)據(jù)寄存器的轉(zhuǎn)換及傳輸，另一個邏輯轉(zhuǎn)換接口用于寄存器陣列與CPU之間的控制相關(guān)寄存器的轉(zhuǎn)換和傳輸。而且，所述的上位機(jī)控制單元為PC104主板，CPU為基于MicroBlaze軟核的CPU。而且，所述的雙口 RAM為異步時鐘存儲。本發(fā)明的優(yōu)點(diǎn)和積極效果是I、本ISA接口 IP核有效地將譯碼器、讀寫狀態(tài)機(jī)、雙口 RAM、寄存器陣列及用戶邏·輯模塊等集成在一起，一方面通過ISA總線與上位機(jī)控制單元PC104相連接，另一方面通過PLB總線與CPU相連接，可以方便地在各種工藝與結(jié)構(gòu)之間轉(zhuǎn)移，能夠?qū)δ芗右圆眉粢苑咸囟ǖ膽?yīng)用，可配置IP參數(shù)包括譯碼器地址范圍可變、中斷控制器用途可變，寄存器數(shù)量可變，使能或禁止功能塊可變等，實(shí)現(xiàn)了可再用、可重定目標(biāo)以及可配置功能。2、本ISA接口 IP核嵌入在FPGA內(nèi)并通過PLB總線與MicroBlaze軟核或其它符合PLB規(guī)范的軟核相連接，具有運(yùn)行速度快、占用資源少、可配置性強(qiáng)等優(yōu)點(diǎn)，能夠自動響應(yīng)軟件和硬件中斷，進(jìn)行異常處理，通過外加控制邏輯，可以擴(kuò)展外部中斷；還可以協(xié)助上位機(jī)控制單元完成對計(jì)算機(jī)外設(shè)運(yùn)行狀態(tài)實(shí)時收集、存儲器讀寫任務(wù)，減輕了上位機(jī)控制單元的運(yùn)行負(fù)擔(dān)和資源消耗，提高系統(tǒng)性能。3、本ISA接口 IP核所提供ISA接口并與上位機(jī)PC104主板相連接，其優(yōu)勢在于PC104具有小尺寸、高可靠性、模塊可自由擴(kuò)展、低功耗、堆棧式連接(PC104系統(tǒng)在形式上采用了多個功能模塊板進(jìn)行互相堆棧的形式，并且占用空間非常小，功耗也比傳統(tǒng)PC低得多。堆棧的形式帶來了系統(tǒng)升級的便利性和系統(tǒng)高度的可靠性。)、開發(fā)周期短等特點(diǎn)。4、ISA總線具有可靠性高、可供應(yīng)性以及兼容性強(qiáng)等特點(diǎn)，同時由于ISA總線快于許多與之相連的外圍設(shè)備等，因此，其電路結(jié)構(gòu)簡單、便于實(shí)現(xiàn)。


圖I是本發(fā)明的電路框圖及其應(yīng)用連接示意圖；圖2是與本發(fā)明相連接的PC104采集傳感器數(shù)據(jù)的處理流程圖；圖3是與本發(fā)明相連接的PC104控制電機(jī)的處理流程圖；圖4是與本發(fā)明相連接的CPU處理流程圖。
具體實(shí)施例方式以下結(jié)合附圖對本發(fā)明實(shí)施例做進(jìn)一步詳述一種基于PLB總線的ISA接口 IP核，如圖I所示，包括譯碼器、雙口 RAM、寄存器陣列、讀寫狀態(tài)機(jī)、邏輯判斷模塊和用戶邏輯模塊；譯碼器通過控制線與用戶邏輯模塊相連接，譯碼器通過地址線同雙口 RAM和寄存器陣列相連接；用戶邏輯模塊的一端同PLB總線相連接，用戶邏輯模塊的另一端通過雙向數(shù)據(jù)線分別同雙口 RAM和寄存器陣列相連接；讀寫狀態(tài)機(jī)的輸入端與ISA總線的IO讀寫信號(I0R、I0W信號)、DMA控制信號(AEN信號)、時鐘信號(CLK信號)相連接，讀寫狀態(tài)機(jī)輸出的控制信號(WEA信號)與雙口 RAM相連接；邏輯判斷模塊的輸入端與ISA總線的系統(tǒng)字節(jié)高位使能信號SBHE相連接，邏輯判斷模塊的輸出端與ISA總線的16位片選信號I0CS16相連接，即當(dāng)ISA總線給邏輯判斷模塊一個系統(tǒng)字節(jié)高位使能信號SBHE時，邏輯判斷模塊給ISA總線輸出一個16位片選信號I0CS16，用于ISA總線16位數(shù)據(jù)處理的切換控制；寄存器陣列一端與ISA總線相連接，另一端通過雙向數(shù)據(jù)線同用戶邏輯模塊相連接。ISA接口 IP核嵌入在FPGA內(nèi)，ISA接口 IP核的一側(cè)提供ISA接口與上位機(jī)控制單元(PC104)相連接，另一側(cè)通過PLB總線與FPGA內(nèi)的CPU相連接，從而實(shí)現(xiàn)上位機(jī)控制單元(PC104)與CPU之間的數(shù)據(jù)交互功能。下面對各個模塊分別進(jìn)行說明。雙口 RAM和寄存器陣列一起構(gòu)成了本ISA接口 IP核所包括的寄存器，如下表所示
權(quán)利要求
1.一種基于PLB總線的ISA接口 IP核，其特征在于包括譯碼器、雙口 RAM、寄存器陣列、讀寫狀態(tài)機(jī)和用戶邏輯模塊；譯碼器通過控制線與用戶邏輯模塊相連接，譯碼器通過地址線與雙口 RAM和寄存器陣列相連接；讀寫狀態(tài)機(jī)的輸入端與ISA總線相連接，讀寫狀態(tài)機(jī)輸出端與雙口 RAM相連接；寄存器陣列一端與ISA總線相連接，雙口 RAM和寄存器陣列的另一端分別通過雙向數(shù)據(jù)線同用戶邏輯模塊相連接，用戶邏輯模塊的另一端同PLB總線相連接，所述的ISA總線與上位機(jī)控制單元相連接，且PLB總線與CPU相連接，實(shí)現(xiàn)上位機(jī)控制單元和CPU之間的數(shù)據(jù)交互功能。
2.根據(jù)權(quán)利要求I所述的基于PLB總線的ISA接口IP核，其特征在于所述的譯碼器、雙口 RAM、寄存器陣列、讀寫狀態(tài)機(jī)、用戶邏輯模塊和邏輯判斷模塊嵌裝在FPGA內(nèi)。
3.根據(jù)權(quán)利要求2所述的基于PLB總線的ISA接口IP核，其特征在于在FPGA內(nèi)還包括一個邏輯判斷模塊，該邏輯判斷模塊的輸入端與ISA總線的系統(tǒng)字節(jié)高位使能信號SBHE 相連接，邏輯判斷模塊的輸出端與ISA總線的16位片選信號I0CS16相連接，用于ISA總線16位數(shù)據(jù)處理的切換控制。
4.根據(jù)權(quán)利要求I至3任一項(xiàng)所述的基于PLB總線的ISA接口IP核，其特征在于所述的讀寫狀態(tài)機(jī)與ISA總線相連接的信號為IO讀寫信號、DMA控制信號和時鐘信號。
5.根據(jù)權(quán)利要求I至3任一項(xiàng)所述的基于PLB總線的ISA接口IP核，其特征在于所述的雙口 RAM存儲如下寄存器數(shù)據(jù)8個電機(jī)數(shù)據(jù)、4個編碼器控制參數(shù)、2個傳感器控制參數(shù)、8個電機(jī)狀態(tài)數(shù)據(jù)、4個編碼器數(shù)據(jù)和2個傳感器數(shù)據(jù)。
6.根據(jù)權(quán)利要求I至3任一項(xiàng)所述的基于PLB總線的ISA接口IP核，其特征在于所述的寄存器陣列存儲控制相關(guān)寄存器；所述的控制相關(guān)寄存器包括如下寄存器開始執(zhí)行電機(jī)命令端口寄存器、完成電機(jī)控制標(biāo)志寄存器、中斷控制寄存器和外部傳感器控制端口寄存器。
7.根據(jù)權(quán)利要求6所述的基于PLB總線的ISA接口IP核，其特征在于所述的中斷控制寄存器支持上位機(jī)控制單元和PLB核之間的雙向中斷信號。
8.根據(jù)權(quán)利要求I至3任一項(xiàng)所述的基于PLB總線的ISA接口IP核，其特征在于所述的用戶邏輯模塊包括兩個邏輯轉(zhuǎn)換接口，一個邏輯轉(zhuǎn)換接口用于雙口 RAM與CPU之間的數(shù)據(jù)寄存器的轉(zhuǎn)換及傳輸，另一個邏輯轉(zhuǎn)換接口用于寄存器陣列與CPU之間的控制相關(guān)寄存器的轉(zhuǎn)換和傳輸。
9.根據(jù)權(quán)利要求I至3任一項(xiàng)所述的基于PLB總線的ISA接口IP核，其特征在于所述的上位機(jī)控制單元為PC104主板，CPU為基于MicroBlaze軟核的CPU。
10.根據(jù)權(quán)利要求I至3任一項(xiàng)所述的基于PLB總線的ISA接口IP核，其特征在于所述的雙口 RAM為異步時鐘存儲。
全文摘要
本發(fā)明涉及一種基于PLB總線的ISA接口IP核，其技術(shù)特點(diǎn)是包括譯碼器、雙口RAM、寄存器陣列、讀寫狀態(tài)機(jī)和用戶邏輯模塊；譯碼器通過控制線與用戶邏輯模塊相連接，譯碼器通過地址線與雙口RAM和寄存器陣列相連接；讀寫狀態(tài)機(jī)的輸入端與ISA總線相連接，讀寫狀態(tài)機(jī)輸出端與雙口RAM相連接；寄存器陣列一端與ISA總線相連接，雙口RAM和寄存器陣列的另一端分別通過雙向數(shù)據(jù)線同用戶邏輯模塊相連接，用戶邏輯模塊的另一端同PLB總線相連接，所述的ISA總線與上位機(jī)控制單元相連接，所述PLB總線與CPU相連接。本發(fā)明通過ISA總線與上位機(jī)控制單元相連接并通過PLB總線與CPU相連接實(shí)現(xiàn)數(shù)據(jù)交互功能，具有控制邏輯簡單、可靠性高、速度快、兼容性強(qiáng)以及易于擴(kuò)展等特點(diǎn)。
文檔編號G06F13/40GK102841878SQ20121028356
公開日2012年12月26日 申請日期2012年8月10日 優(yōu)先權(quán)日2012年8月10日
發(fā)明者趙哲 申請人:無錫普智聯(lián)科高新技術(shù)有限公司