專利名稱:一種同步串行連接裝置的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及電子設(shè)備內(nèi)部信號(hào)傳輸技術(shù),尤其涉及一種同步串行連接裝置。
背景技術(shù):
在電子設(shè) 備中,尤其是 網(wǎng)絡(luò)設(shè)備以及存儲(chǔ)設(shè)備中會(huì)大量用到了主板和背板。主板和背板間需要很多并行的IO 口進(jìn)行狀態(tài)信息的交換,這樣就需要主板和背板間有很多管腳的連接器進(jìn)行連接。然而這樣的方案成本高,需要焊接大量的連接器解決主板與背板間的狀態(tài)信息的交換,增加了連接器成本且占用了大量的設(shè)備空間,不利于電子設(shè)備復(fù)雜化和小型密集化的設(shè)計(jì)趨勢(shì)。使用串行傳輸可以減少連接器的管腳數(shù),比如典型地硬盤從并行接口向串行接口的轉(zhuǎn)變?,F(xiàn)有技術(shù)中SPI (Serial Peripheral Interface—串行外設(shè)接口)總線系統(tǒng)是一種同步串行外設(shè)接口,它可以使MCU (Micro Control Unit,微控制單元)與各種外圍設(shè)備以串行方式進(jìn)行通信以交換信息。該接口使用4條線串行時(shí)鐘線(SCLK)、主機(jī)輸入/從機(jī)輸出數(shù)據(jù)線MIS0、主機(jī)輸出/從機(jī)輸入數(shù)據(jù)線MOSI和低電平有效的從機(jī)選擇線SS。SPI接口在內(nèi)部硬件實(shí)際上是兩個(gè)簡(jiǎn)單的移位寄存器,傳輸?shù)臄?shù)據(jù)為8位。上述方案主要存在以下缺點(diǎn)首先,SPI傳輸?shù)臄?shù)據(jù)為8位,不能代表大量(幾十乃至上百個(gè))的主板與背板間的IO狀態(tài)。其次,SPI串行的每一位數(shù)據(jù)與IO管腳對(duì)應(yīng)起來,因此靈活度較低;此外,SPI接口的數(shù)據(jù)訪問方式是地址數(shù)據(jù)方式,數(shù)據(jù)傳送不是連續(xù)進(jìn)行的,無法實(shí)時(shí)連續(xù)反映并行IO口的狀態(tài);最后,SPI接口的實(shí)現(xiàn)邏輯復(fù)雜,要占用大量的邏輯器件資源進(jìn)行譯碼。
發(fā)明內(nèi)容
有鑒于此,本發(fā)明提供一種同步串行連接裝置,包括位于第一電路板上的第一邏輯器件以及第一串行連接器,以及位于第一電路板對(duì)端的第二電路板上的第二邏輯器件以及第二串行連接器;其中所述第一串行連接器與第二串行連接器對(duì)接,所述第一串行連接器連接于第一邏輯器件的前端物理接口,所述第一邏輯器件的后端物理接口連接于第一電路板上的并行IO物理接口 ;所述第一邏輯器件用于按照預(yù)定的解析協(xié)議將并行IO物理接口上若干管腳的輸出信號(hào)轉(zhuǎn)換為一個(gè)數(shù)據(jù)幀,并通過第一串行連接器發(fā)送到所述第二串行連接器;并用于按照預(yù)定的解析協(xié)議將來自第二串行連接器的數(shù)據(jù)幀解析為所述并行IO物理接口上若干管腳的輸入信號(hào);所述第一邏輯器件進(jìn)一步用于根據(jù)自身產(chǎn)生的數(shù)據(jù)幀同步信號(hào)或者第二邏輯器件產(chǎn)生并發(fā)送的數(shù)據(jù)幀同步信號(hào)來界定數(shù)據(jù)幀。。本發(fā)明通過使用少量的管腳實(shí)現(xiàn)了大量IO信號(hào)線的并IO物理接口到串行接口的轉(zhuǎn)換,可以使得連接器做到非常小型化,由于本發(fā)明的串行協(xié)議設(shè)計(jì)的非常簡(jiǎn)潔,因此完全可以用CPLD這種相對(duì)簡(jiǎn)單的邏輯器件即可實(shí)現(xiàn)。
圖I是本發(fā)明一種實(shí)施方式中同步串行連接裝置框架圖。圖2是本發(fā)明一種實(shí)施方式中收發(fā)數(shù)據(jù)過程的信號(hào)示意圖。
具體實(shí)施例方式以下結(jié)合附圖對(duì)本發(fā)明具體實(shí)施方式
進(jìn)行詳細(xì)描述。請(qǐng)參考圖1,本發(fā)明一種同步串行連接裝置,包括位于第一電路板上的第一邏輯器件以及第一串行連接器,以及位于第一電路板對(duì)端的第二電路板上的第二邏輯器件以及第二串行連接器。以下以第一電路板為電子設(shè)備(比如網(wǎng)絡(luò)存儲(chǔ)設(shè)備)的主板,第二電路板為電子設(shè)備的背板為例。主板的第一串行連接器與背板的第二串行連接器對(duì)接。所述第一串行連接器連接于第一邏輯器件的前端物理接口,所述第一邏輯器件的后端物理接口連接于主板上的并行IO物理接口 ;所述第二串行連接器連接于第二邏輯器件的前端物理接口,所述第二邏輯器件的后端物理接口連接
于背板上的并行IO物理接口。第一及第二串行連接器之間通過5個(gè)信號(hào)線相連;其中CLK為背板發(fā)送給主板的時(shí)鐘信號(hào),主板上的第一邏輯器件可以將該時(shí)鐘信號(hào)作為自身工作的參考時(shí)鐘。Frame為背板發(fā)送給主板的數(shù)據(jù)幀同步信號(hào),第一邏輯器件根據(jù)Frame來界定背板上第二邏輯器件發(fā)送的數(shù)據(jù)幀的結(jié)束。主板接收以及主板發(fā)送為兩個(gè)雙向的數(shù)據(jù)幀傳輸通道。主板Ready為第一邏輯器件通過Ready信號(hào)管腳發(fā)送給第二邏輯器件的準(zhǔn)備開始信號(hào),表示主板準(zhǔn)備開始傳輸有效的數(shù)據(jù)幀。需要注意的是CLK以及Frame信號(hào)也可以由第一邏輯器件發(fā)送給第二邏輯器件,這取決于開發(fā)者的實(shí)際需求。同樣的道理主板Ready可以變?yōu)榈诙壿嬈骷l(fā)送給第一邏輯器件的背板Ready。請(qǐng)參考圖2,在本發(fā)明中,數(shù)據(jù)幀是遵循預(yù)定串行協(xié)議定制的,其的大小也是預(yù)先定義的,可以包括N個(gè)數(shù)據(jù)位,每個(gè)數(shù)據(jù)位可以對(duì)應(yīng)到并行IO物理接口上的N個(gè)IO信號(hào)線中一個(gè)IO信號(hào)線的狀態(tài)。通過這樣的設(shè)置,主板或者背板上并行IO物理接口的多個(gè)信號(hào)線的狀態(tài)(可以理解為I或O)可以放在一個(gè)數(shù)據(jù)幀中傳送到對(duì)端,這樣設(shè)計(jì)避免了現(xiàn)有技術(shù)使用8個(gè)數(shù)據(jù)位所引發(fā)的復(fù)雜邏輯設(shè)計(jì)問題,因?yàn)椴⑿蠭O物理接口上的信號(hào)線數(shù)量可能遠(yuǎn)遠(yuǎn)超過8個(gè),而且未必是8個(gè)的整數(shù)倍,因此要得到并行IO物理接口的完整狀態(tài),需要在現(xiàn)有SPI等標(biāo)準(zhǔn)協(xié)議基礎(chǔ)上進(jìn)行相當(dāng)復(fù)雜的邏輯開發(fā)設(shè)計(jì)。背板發(fā)送給主板以及主板發(fā)送給背板的數(shù)據(jù)幀的長(zhǎng)度可能是一致的。然而考慮在實(shí)際應(yīng)用中,其在很多時(shí)候并不是完全對(duì)稱的。比如說,第一邏輯器件需要發(fā)送包括N個(gè)數(shù)據(jù)位的數(shù)據(jù)幀,而第二邏輯器件需要發(fā)送包括M個(gè)數(shù)據(jù)位的數(shù)據(jù)幀,N有可能會(huì)與M不同。假設(shè)N為80,M為100,在本實(shí)施方式中,本發(fā)明兩側(cè)的數(shù)據(jù)幀接收同步是這樣完成的步驟10,F(xiàn)rame信號(hào)由第二邏輯器件(發(fā)送數(shù)據(jù)幀較長(zhǎng)的一方)提供給第一邏輯器件(發(fā)送數(shù)據(jù)幀較短的一方)。步驟20,當(dāng)?shù)谝贿壿嬈骷?zhǔn)備發(fā)送數(shù)據(jù)時(shí),其先發(fā)送Ready信號(hào)(在本實(shí)施方式中,Ready信號(hào)相當(dāng)于是雙方啟動(dòng)數(shù)據(jù)發(fā)送的開始信號(hào)),然后根據(jù)預(yù)定的串行協(xié)議生成一個(gè)正向數(shù)據(jù)幀來代表主板上并行IO物理接口上的80個(gè)信號(hào)線狀態(tài),將這個(gè)正向數(shù)據(jù)幀(80個(gè)數(shù)據(jù)位)發(fā)送到第二邏輯器件。
步驟30,第二邏輯器件收到Ready信號(hào)后立刻根據(jù)預(yù)定的串行協(xié)議生成一個(gè)反向數(shù)據(jù)幀來代表背板上并行IO物理接口上的100個(gè)信號(hào)線狀態(tài),然后向第一邏輯器件發(fā)送第一個(gè)反向數(shù)據(jù)幀(100個(gè)數(shù)據(jù)位)。步驟40,第二邏輯器件發(fā)送完反向數(shù)據(jù)幀之后,發(fā)送一個(gè)Frame信號(hào)給第一邏輯器件;第二邏輯器件發(fā)送完Frame信號(hào)之后就可以開始發(fā)送第二個(gè)反向數(shù)據(jù)幀;Frame信號(hào)對(duì)于第二邏輯器件而言就是其發(fā)送數(shù)據(jù)幀的間隔或者說節(jié)奏,步驟50,第二邏輯器件發(fā)送Frame信號(hào)給第一邏輯器件的同時(shí),按照預(yù)定的串行協(xié)議來解析第一邏輯器件的正向數(shù)據(jù)幀。按照預(yù)定的串行協(xié)議定義,第一邏輯器件的正向數(shù)據(jù)幀只有80位,因此從發(fā)送Ready信號(hào)到發(fā)送第一個(gè)Frame信號(hào)這段時(shí)間理論上可以發(fā)送100個(gè)數(shù)據(jù)位,因此第二邏輯器件可能會(huì)接收到100個(gè)數(shù)據(jù)位(通常會(huì)放在緩存中),但第二邏輯器件根據(jù)預(yù)定串行協(xié)議只截取Frame信號(hào)后(比如Frame上升沿后)的80個(gè)數(shù)據(jù)位
作為有效數(shù)據(jù),后面20個(gè)數(shù)據(jù)位全部丟棄。然后第二邏輯器件根據(jù)預(yù)定串行協(xié)議將其變?yōu)榕c80個(gè)IO信號(hào)線狀態(tài)通過后端物理接口發(fā)送到背板上的并行IO物理接口的80個(gè)信號(hào)線上,其中哪個(gè)IO信號(hào)線對(duì)應(yīng)到哪個(gè)數(shù)據(jù)位可以自由定義。請(qǐng)參考圖2中的一個(gè)簡(jiǎn)單示例,由于第一邏輯器件發(fā)送的數(shù)據(jù)位An是在Frame信號(hào)開始之前,因此背板的第二邏輯器件會(huì)將其丟棄掉,只保留A0、A1、A2、A3、A4 ;同樣的道理,第二邏輯器件發(fā)送的Bn也會(huì)被第一邏輯器件丟棄掉。步驟60,第一邏輯器件收到Frame信號(hào)之后確定反向數(shù)據(jù)幀已經(jīng)結(jié)束,可以將之前緩存的100個(gè)數(shù)據(jù)位的數(shù)據(jù)讀取出來作為一個(gè)數(shù)據(jù)幀,然后根據(jù)預(yù)定串行協(xié)議將其變?yōu)榕c100個(gè)IO信號(hào)線狀態(tài)通過后端物理接口發(fā)送到主板上的并行IO物理接口的100個(gè)信號(hào)線上。另外,第一以及第二邏輯器件之間除了傳遞IO信號(hào)之外,還可以傳遞承載控制命令的控制信號(hào),比如控制當(dāng)前電子設(shè)備面板上的狀態(tài)燈的狀態(tài),使用的不同含義的命令字來表示狀態(tài)燈的狀態(tài),比如說,使用2’ boo表示滅,2’ bOl表示長(zhǎng)亮,2’ b 10表示固定頻率閃
ΛΦ寸O本發(fā)明通過使用少量的管腳(比如5個(gè))實(shí)現(xiàn)了大量IO信號(hào)線的并行IO物理接口到串行接口的轉(zhuǎn)換,可以使得連接器做到小型化,而且由于管腳數(shù)量非常少,現(xiàn)有很多標(biāo)準(zhǔn)連接器的管腳數(shù)都超過5個(gè),因此這些連接器大部分都可以在本發(fā)明中使用,不需要做物理上的變化,僅僅需要開發(fā)上述比較簡(jiǎn)潔的邏輯功能。由于本發(fā)明的串行協(xié)議設(shè)計(jì)的非常簡(jiǎn)潔,因此完全可以用CPLD這種相對(duì)簡(jiǎn)單的邏輯器件即可實(shí)現(xiàn)。以上所述僅為本發(fā)明的較佳實(shí)施例而已,并不用以限制本發(fā)明,凡在本發(fā)明的精神和原則之內(nèi),所做的任何修改、等同替換、改進(jìn)等,均應(yīng)包含在本發(fā)明保護(hù)的范圍之內(nèi)。
權(quán)利要求
1.一種同步串行連接裝置,包括位于第一電路板上的第一邏輯器件以及第一串行連接器,以及位于第一電路板對(duì)端的第二電路板上的第二邏輯器件以及第二串行連接器;其中 所述第一串行連接器與第二串行連接器對(duì)接,所述第一串行連接器連接于第一邏輯器件的前端物理接口,所述第一邏輯器件的后端物理接口連接于第一電路板上的并行IO物理接口 ; 所述第一邏輯器件用于按照預(yù)定的解析協(xié)議將并行IO物理接口上若干管腳的輸出信號(hào)轉(zhuǎn)換為一個(gè)數(shù)據(jù)幀,并通過第一串行連接器發(fā)送到所述第二串行連接器;并用于按照預(yù)定的解析協(xié)議將來自第二串行連接器的數(shù)據(jù)幀解析為所述并行IO物理接口上若干管腳的輸入信號(hào); 所述第一邏輯器件進(jìn)一步用于根據(jù)自身產(chǎn)生的數(shù)據(jù)幀同步信號(hào)或者第二邏輯器件產(chǎn)生并發(fā)送的數(shù)據(jù)幀同步信號(hào)來界定數(shù)據(jù)幀。
2.如權(quán)利要求I所述的同步串行連接裝置,其特征在于,所述第二邏輯器件用于按照預(yù)定的解析協(xié)議將第二電路板上的并行IO物理接口上若干管腳的輸出信號(hào)轉(zhuǎn)換為一個(gè)數(shù)據(jù)幀,并通過第二串行連接器發(fā)送到所述第一串行連接器;并用于按照預(yù)定的解析協(xié)議將來自第一串行連接器的數(shù)據(jù)幀解析為所述并行IO物理接口上若干管腳的輸入信號(hào); 其中所述第二邏輯器件根據(jù)第一邏輯器件產(chǎn)生并發(fā)送的數(shù)據(jù)幀同步信號(hào)或自身產(chǎn)生的數(shù)據(jù)幀同步信號(hào)來界定數(shù)據(jù)幀。
3.如權(quán)利要求I所述的同步串行連接裝置,其特征在于,所述第一邏輯器件發(fā)送的數(shù)據(jù)幀長(zhǎng)度與第二邏輯器件發(fā)送的數(shù)據(jù)幀長(zhǎng)度不同。
4.如權(quán)利要求I所述的同步串行連接裝置,其特征在于,產(chǎn)生數(shù)據(jù)幀同步信號(hào)的第一或第二邏輯器件所發(fā)送的數(shù)據(jù)幀長(zhǎng)度大于對(duì)端邏輯器件發(fā)送的數(shù)據(jù)幀長(zhǎng)度。
5.如權(quán)利要求I所述的同步串行連接裝置,其特征在于,所述第一及第二串行連接器均包括兩個(gè)數(shù)據(jù)幀傳輸管腳、同步信號(hào)管腳以及時(shí)鐘信號(hào)管腳;其中所述第一邏輯器件進(jìn)一步用于向第二電路板上的第二邏輯器件發(fā)送作為該第二邏輯器件參考時(shí)鐘的時(shí)鐘信號(hào)。
6.如權(quán)利要求I所述的同步串行連接裝置,其特征在于所述第一或第二邏輯器件均為CPLD。
7.如權(quán)利要求I所述的同步串行連接裝置,其特征在于,其特征在于,所述第一及第二串行連接器均進(jìn)一步包括Ready信號(hào)管腳,所述第一邏輯器件用于在準(zhǔn)備發(fā)送數(shù)據(jù)幀之前通過Ready信號(hào)管腳發(fā)送Ready信號(hào)。
8.如權(quán)利要求I所述的同步串行連接裝置,其特征在于,所述第一串行連接器被第一邏輯器件使用的管腳數(shù)量小于或等于5個(gè)。
9.如權(quán)利要求1-8所述的同步串行連接裝置,其特征在于,所述界定數(shù)據(jù)幀包括丟棄在Frame信號(hào)之前的數(shù)據(jù)位。
10.如權(quán)利要求1-8所述的同步串行連接裝置,其中所述輸入信號(hào)包括控制信號(hào),用于控制該裝置所在電子設(shè)備上的狀態(tài)燈。
全文摘要
本發(fā)明提供一種同步串行連接裝置,包括位于第一邏輯器件以及第一串行連接器,以及第二邏輯器件以及第二串行連接器;其中所述第一及第二串行連接器對(duì)接,所述第一邏輯器件用于按照預(yù)定的解析協(xié)議將并行IO物理接口上若干管腳的輸出信號(hào)轉(zhuǎn)換為一個(gè)數(shù)據(jù)幀,并通過第一串行連接器發(fā)送到所述第二串行連接器;并用于按照預(yù)定的解析協(xié)議將來自第二串行連接器的數(shù)據(jù)幀解析為所述并行IO物理接口上若干管腳的輸入信號(hào);所述第一邏輯器件進(jìn)一步用于根據(jù)自身產(chǎn)生或者第二邏輯器件產(chǎn)生并發(fā)送的數(shù)據(jù)幀同步信號(hào)來界定數(shù)據(jù)幀。本發(fā)明通過使用少量的管腳實(shí)現(xiàn)了大量IO信號(hào)線的并IO物理接口到串行接口的轉(zhuǎn)換。
文檔編號(hào)G06F13/20GK102880571SQ201210292540
公開日2013年1月16日 申請(qǐng)日期2012年8月16日 優(yōu)先權(quán)日2012年8月16日
發(fā)明者蔣玉峰, 許勇, 梁紅偉, 黃金海, 陳清海, 陳瑩 申請(qǐng)人:浙江宇視科技有限公司