專利名稱：一種基于fpga的短時串口數(shù)據(jù)采集系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及電子信息領域，具體涉及ー種基于FPGA的短時串口數(shù)據(jù)采集系統(tǒng)。
背景技術：
在現(xiàn)代電子信息技術應用中，經(jīng)常用到數(shù)據(jù)采集系統(tǒng)，采集各種數(shù)字信息，通過PCI接ロ、USB接ロ、串ロ等計算機接ロ，把采集的數(shù)據(jù)存儲到計算機硬盤上，以利用計算機強大的數(shù)據(jù)能力，進行實時的或者事后處理與分析?，F(xiàn)在數(shù)據(jù)采集系統(tǒng)中經(jīng)常用到單片機、DSP (數(shù)字信號處理芯片)、FPGA (可編程邏輯門陣列)等作為數(shù)據(jù)采集的核心。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)一般是采用單片機，但是單片機的指令周期較長以及處理速度較低很難實現(xiàn)一種短時高速的數(shù)據(jù)采集要求。DSP雖然有較高 的時鐘頻率實現(xiàn)數(shù)據(jù)采集，但是各種功能要靠軟件的運行來實現(xiàn)，使效率降低，軟件運行的時間在整個采樣時間中占的比例很大，而且還需要邏輯控制模塊和存儲器才能實現(xiàn)數(shù)據(jù)的采集和發(fā)送。FPGA擁有的時鐘頻率高，內(nèi)部延遲小，設計起來靈活通用，I/O資源比較豐富，存儲方式多祥，擴展方便，全部的控制邏輯由硬件完成和FPGA在信號處理時采用的是并行處理等特點，特別適合用于高速數(shù)據(jù)采集。但為了把FPGA采集的數(shù)據(jù)存儲到計算機上，一般用PCI接ロ或者USB接ロ，現(xiàn)在基于PCI或者USB的數(shù)據(jù)采集系統(tǒng)一般可實現(xiàn)大規(guī)模數(shù)據(jù)存儲，但是缺點就是還需要專門的PCI接ロ芯片或者USB信號組成數(shù)據(jù)采集系統(tǒng)，使系統(tǒng)的硬件系統(tǒng)復雜，而且上位機和下位機的編程復雜，使用起來不是十分方便。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術問題是提供一種基于FPGA的短時串口數(shù)據(jù)采集系統(tǒng)。實現(xiàn)本發(fā)明目的的技術方案是
一種基于FPGA的短時串口數(shù)據(jù)采集系統(tǒng)，主要由A/D模數(shù)轉(zhuǎn)換模塊和FPGA芯片構成，A/D模數(shù)轉(zhuǎn)換模塊一端與信號源連接，另一端與FPGA芯片的其中ー個I/O ロ連接，F(xiàn)PGA芯片的另ー個I/O ロ與計算機的上位機串ロ連接。所述的FPGA芯片內(nèi)部設計電路包括數(shù)據(jù)采樣模塊、雙ロ RAM模塊和數(shù)據(jù)發(fā)送模塊順序連接而成。本發(fā)明的優(yōu)點是與現(xiàn)有技術相比，本發(fā)明硬件結(jié)構簡單、使用的元器件少；需要設計的軟件少，編程方便。使用數(shù)據(jù)采集系統(tǒng)可以很方便就組建成一個簡單的數(shù)據(jù)采集系統(tǒng)。


圖I為本發(fā)明種基于FPGA的短時串口數(shù)據(jù)采集系統(tǒng)的結(jié)構框圖。
具體實施方式
如圖I所示，一種基于FPGA的短時串口數(shù)據(jù)采集系統(tǒng)，由A/D模數(shù)轉(zhuǎn)換模塊和FPGA芯片構成，A/D模數(shù)轉(zhuǎn)換模塊一端與信號源連接，另一端與FPGA芯片的其中ー個I/Oロ連接，F(xiàn)PGA芯片的另ー個I/O ロ與計算機的上位機串ロ連接。數(shù)據(jù)采集系統(tǒng)將采集的數(shù)據(jù)先暫存到FPGA的內(nèi)部存儲器，采集數(shù)據(jù)完畢后再與計算機實現(xiàn)串ロ通信，把數(shù)據(jù)以一定的波特率傳輸?shù)接嬎銠C上，以實現(xiàn)數(shù)據(jù)的長期保存和處理分析。具體是
①信號經(jīng)過A/D板進行模數(shù)轉(zhuǎn)換之后是ー個8位數(shù)字信號，通過I/Oロ傳入FPGA ；
②8位數(shù)字信號進入FPGA后， 利用FPGA頻率為62M的工作時鐘去采集輸入的數(shù)字信號，然后通過控制雙ロ RAM的寫使能將采集的I毫秒62000個點的數(shù)據(jù)存入雙ロ RAM進行緩存，存儲器的大小由約定的采樣頻率和采集時間長度決定，但是須小于FPGA的最大存儲空間；
③存儲器存滿后在通過控制讀使能將數(shù)據(jù)傳送給FPGA的發(fā)送模土夾，為了方便識別數(shù)據(jù)在傳給發(fā)送模塊之前給數(shù)據(jù)加上了幀頭幀尾，在發(fā)送模塊里將并行的數(shù)據(jù)通過移位寄存器轉(zhuǎn)換成串行的數(shù)據(jù)，根據(jù)串ロ通信波特率115200bit/s和FPGA的工作時鐘62M，通過對輸入時鐘的(
62XIO6 /115200 % 538 )538計數(shù)分頻實現(xiàn)對時鐘的同步和串ロ通信期間數(shù)據(jù)的完整性；
④最終通過發(fā)送模塊將數(shù)據(jù)通過串ロ發(fā)送給上位機，這時計算機上的上位機串ロ軟件實現(xiàn)串ロ通信，把接收的數(shù)據(jù)保存到計算機硬盤上。
權利要求
1.一種基于FPGA的短時串口數(shù)據(jù)采集系統(tǒng)，其特征在于該系統(tǒng)主要由A/D模數(shù)轉(zhuǎn)換模塊和FPGA芯片構成，A/D模數(shù)轉(zhuǎn)換模塊一端與信號源連接，另一端與FPGA芯片的其中一個I/O 口連接，F(xiàn)PGA芯片的另一個I/O 口與計算機的上位機串口連接。
2.根據(jù)權利要求I所述的FPGA芯片，內(nèi)部設計電路包括數(shù)據(jù)采樣模塊、雙口RAM模塊和數(shù)據(jù)發(fā)送模塊順序連接而成。
全文摘要
本發(fā)明公開了一種基于FPGA的短時串口數(shù)據(jù)采集系統(tǒng)，其特征在于該系統(tǒng)主要由A/D模數(shù)轉(zhuǎn)換模塊和FPGA芯片構成，A/D模數(shù)轉(zhuǎn)換模塊一端與信號源連接，另一端與FPGA芯片的其中一個I/O口連接，F(xiàn)PGA芯片的另一個I/O口與計算機的上位機串口連接。本發(fā)明的優(yōu)點是與現(xiàn)有技術相比，本發(fā)明硬件結(jié)構簡單、使用的元器件少；需要設計的軟件少，編程方便。使用數(shù)據(jù)采集系統(tǒng)可以很方便就組建成一個簡單的數(shù)據(jù)采集系統(tǒng)。
文檔編號G06F17/40GK102855335SQ201210322888
公開日2013年1月2日 申請日期2012年9月4日 優(yōu)先權日2012年9月4日
發(fā)明者紀元法, 孫希延, 李銀虎, 符強, 翟偉 申請人:桂林電子科技大學