專利名稱：板卡通信方法及板卡、fpga的加載方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本申請涉及通信技術(shù)領(lǐng)域，特別是涉及一種板卡通信方法及一種板卡、一種FPGA的加載方法和系統(tǒng)。
背景技術(shù)：
目前FPGA (現(xiàn)場可編程門陣列,Field Programmable Gate Array)具有編程靈活性和硬件高速性，因此，得到越來越廣泛的應(yīng)用。在當(dāng)前的TD-SCDMA (時分同步碼分多址，Time Division-Synchronous CodeDivision Multiple Access)基站系統(tǒng)中，F(xiàn)PGA器件的使用非常廣泛。例如，一種基站系統(tǒng)由主板卡和子板組成，其中，主板卡具體可以包括MCU (微控制單元，Micro ControlUnit) )、Flash(閃速存儲器)、EPLD(可擦除可編程邏輯器件,Erasable Programmable Logic·Device)、接口接插件等器件,子板具體可以包括FPGA器件、Flash、EPLD、接口接插件等器件；主板卡和子板通過接口接插件進(jìn)行通訊。由于FPGA器件是一種掉電不保存數(shù)據(jù)的邏輯芯片，故要求在每次上電后都重新加載，也即將數(shù)據(jù)重新寫入FPGA器件中，使其能夠正常工作。現(xiàn)有FPGA的加載方法有很多，常用的有主動加載和被動加載兩種。被動加載的原理為，將主板卡的處理器(如MCU等)作為加載過程的master (主)，將FPGA器件作為加載過程的slave (從)，由MCU主動從本身掛載的存儲芯片(如Flash等)中將配置文件加載到FPGA器件中，F(xiàn)PGA器件在整個過程中處于被動地位；由于配置文件中往往含有不止一個配置命令和不止一個配置數(shù)據(jù)，而每個配置命令和配置數(shù)據(jù)均需要通過數(shù)據(jù)線傳輸以實(shí)現(xiàn)并行加載；這樣，被動加載需要使用多根主板卡背板的數(shù)據(jù)線與子板相連，而對于已完成背板設(shè)計(jì)的主板卡或子板卡，其走線資源是非常有限的，故被動加載在現(xiàn)有技術(shù)中是基本無法實(shí)現(xiàn)的。主動加載的原理為，F(xiàn)PGA器件受到觸發(fā)后，主動從自身掛載的存儲芯片(如Flash為例等)中按照FPGA器件硬件實(shí)現(xiàn)的通信協(xié)議提取出配置文件，并將配置文件加載起來，F(xiàn)PGA器件在整個過程中處于主動地位?，F(xiàn)有技術(shù)一般采用主動模式完成FPGA的加載。在主動加載模式下FPGA需使用提供內(nèi)部存儲空間或外部存儲器存儲空間的存儲器件，通常該存儲器件被劃分為3部分空間G0LDEN空間，RUNNING空間和BACKUP空間，每個存儲空間中存儲I個FPGA鏡像文件。參照圖1，示出了現(xiàn)有技術(shù)一種主動加載模式的流程圖。其中，F(xiàn)PGA器件在上電復(fù)位完成后，會先讀取SPI (串行外圍設(shè)備接口，serial peripheral interface) Flash存儲器的GOLDEN空間中的版本，并啟動FPGA內(nèi)嵌處理器；在FPGA內(nèi)嵌處理器啟動后，會觸發(fā)FPGA器件使用RUNNING空間中的版本重新加載；在重新加載完成后FPGA器件才開始正常工作。可見，主動加載FPGA需要在子板上外掛存儲器件以存儲3個FPGA鏡像文件，這導(dǎo)致存儲器成本隨FPGA規(guī)模的增加；另外，主動加載FPGA需要分別加載GOLDEN空間和RUNNING空間中的版本，加載流程復(fù)雜，從而導(dǎo)致子板的啟動時間較長。
遇到FPGA版本升級的情況，參照圖1，F(xiàn)PGA內(nèi)嵌處理器還需要通過通信接口，接收主板卡發(fā)送的升級鏡像文件，并燒寫至當(dāng)前的BACKUP空間中，然后并交換存儲器中存儲的RUNNING空間和BACKUP空間地址；在重啟FPGA器件后，先從GOLDEN空間開始加載，重啟后加載新的RUNNING空間，才能完成版本升級工作?？梢?，F(xiàn)PGA版本升級同樣需要耗費(fèi)存儲器成本，且其流程除了包括普通加載操作外，還可以包括與主板卡通信、文件燒寫及空間地址交換等操作，也即FPGA版本升級的流程更為繁瑣，從而導(dǎo)致子板的啟動時間更加漫長。總之，需要本領(lǐng)域技術(shù)人員迫切解決的一個技術(shù)問題就是如何能夠在節(jié)省背板走線資源的前提下，以較少的存儲器成本完成FPGA的加載，縮短FPGA所在板卡的啟動時間。

發(fā)明內(nèi)容
本申請所要解決的技術(shù)問題是提供一種板卡通信方法及一種板卡、一種FPGA的加載方法和系統(tǒng)，能夠在節(jié)省背板走線資源的前提下，以較少的存儲器成本完成FPGA的加 載，縮短FPGA所在板卡的啟動時間。為了解決上述問題，本申請公開了一種板卡通信方法，所述板卡作為發(fā)送端板卡，所述方法包括發(fā)送端板卡將傳輸數(shù)據(jù)封裝為數(shù)據(jù)幀；發(fā)送端板卡對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)；發(fā)送端板卡將所述合路數(shù)據(jù)通過背板的一根數(shù)據(jù)線發(fā)送給接收端板卡。優(yōu)選的，所述傳輸數(shù)據(jù)包括命令和命令對應(yīng)數(shù)據(jù)；則所述發(fā)送端板卡將傳輸數(shù)據(jù)封裝為數(shù)據(jù)幀的步驟進(jìn)一步包括分別將所述命令和命令對應(yīng)數(shù)據(jù)編碼為命令信息和數(shù)據(jù)信息。優(yōu)選的，所述發(fā)送端板卡對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)的步驟，進(jìn)一步包括將所述數(shù)據(jù)幀的每個編碼位擴(kuò)展為若干個發(fā)送端板卡時鐘周期的合路數(shù)據(jù)，所述若干個發(fā)送端板卡的時鐘周期的合路數(shù)據(jù)包括第一數(shù)據(jù)，其為寬度為(A+0. 5)倍發(fā)送端板卡時鐘周期的高脈沖數(shù)據(jù)；第二數(shù)據(jù)，其為寬度為B倍發(fā)送端板卡時鐘周期的脈沖數(shù)據(jù)，脈沖極性與所述數(shù)據(jù)幀的編碼位一致；第三數(shù)據(jù)，其為寬度為(C+0. 5)倍發(fā)送端板卡時鐘周期的低脈沖數(shù)據(jù)；其中，A，B，C為大于O的自然數(shù)。優(yōu)選的，A為1，B為2，C為I。優(yōu)選的，所述命令信息的長度為2位，所述數(shù)據(jù)信息的長度為8位。優(yōu)選的，所述發(fā)送端板卡包括處理器、存儲器和可編程邏輯器件；則所述方法還包括所述處理器通過并行IO 口從所述存儲器讀取傳輸數(shù)據(jù)，并將所述傳輸數(shù)據(jù)通過并行IO 口輸出給所述可編程邏輯器件； 所述可編程邏輯器件將傳輸數(shù)據(jù)封裝為數(shù)據(jù)幀；所述可編程邏輯器件對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)；
所述可編程邏輯器件將所述合路數(shù)據(jù)通過背板的一根數(shù)據(jù)線發(fā)送給接收端板卡。優(yōu)選的，所述方法還包括所述處理器生成命令，并將所述命令作為 傳輸數(shù)據(jù)通過并行IO 口輸出給所述可編程邏輯器件。另一方面，本申請還公開了一種板卡通信方法，所述板卡作為接收端板卡，所述方法包括接收端板卡通過背板的一根數(shù)據(jù)線接收來自發(fā)送端板卡的合路數(shù)據(jù)；接收端板卡從所述合路數(shù)據(jù)中恢復(fù)出發(fā)送端時鐘，并依據(jù)所述發(fā)送端時鐘采樣得到恢復(fù)后合路數(shù)據(jù)；接收端板卡對所述恢復(fù)后合路數(shù)據(jù)進(jìn)行解幀，得到原始傳輸數(shù)據(jù)。優(yōu)選的，所述接收端板卡從所述合路數(shù)據(jù)中恢復(fù)出發(fā)送端時鐘的步驟，進(jìn)一步包括依據(jù)接收端時鐘對所述合路數(shù)據(jù)采樣并延遲D個周期，恢復(fù)得到發(fā)送端時鐘；D為大于O的自然數(shù)。優(yōu)選的，所述接收端板卡對所述恢復(fù)后合路數(shù)據(jù)進(jìn)行解幀，得到原始傳輸數(shù)據(jù)的步驟，進(jìn)一步包括依據(jù)計(jì)數(shù)器將所述恢復(fù)后合路數(shù)據(jù)分解為數(shù)據(jù)幀；所述計(jì)數(shù)器的長度等于所述數(shù)據(jù)中貞的長度；將所述數(shù)據(jù)幀恢復(fù)為原始傳輸數(shù)據(jù)。再一方面，本申請還公開了一種FPGA的加載方法，包括主板卡將配置命令和相應(yīng)的配置數(shù)據(jù)封裝為數(shù)據(jù)幀；主板卡對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)；主板卡將所述合路數(shù)據(jù)通過背板的一根數(shù)據(jù)線發(fā)送給接收端板卡；子板卡通過背板的一根數(shù)據(jù)線接收來自主板卡的合路數(shù)據(jù)；所述子板卡為FPGA所在板卡；子板卡從所述合路數(shù)據(jù)中恢復(fù)出發(fā)送端時鐘，并依據(jù)所述發(fā)送端時鐘采樣得到恢復(fù)后合路數(shù)據(jù)；子板卡對所述恢復(fù)后合路數(shù)據(jù)進(jìn)行解幀，得到配置命令和相應(yīng)的配置數(shù)據(jù)；子板卡依據(jù)所述配置命令和相應(yīng)的配置數(shù)據(jù)，進(jìn)行FPGA的加載。優(yōu)選的，所述方法還包括子板卡在FPGA加載成功后，將背板的該根數(shù)據(jù)線拉低約定時間后釋放；主板卡在所述約定時間內(nèi)檢測背板的該根數(shù)據(jù)線的電平狀態(tài)，若電平狀態(tài)為低則認(rèn)為子板卡的FPGA加載成功，若電平狀態(tài)為高則認(rèn)為子板卡的FPGA加載失敗。另一方面，本申請還公開了一種板卡，所述板卡作為發(fā)送端板卡，所述發(fā)送端板卡包括成幀模塊，用于將傳輸數(shù)據(jù)封裝為數(shù)據(jù)幀；時鐘合路模塊，用于對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)；及發(fā)送模塊，用于將所述合路數(shù)據(jù)通過背板的一根數(shù)據(jù)線發(fā)送給接收端板卡。優(yōu)選的，所述傳輸數(shù)據(jù)包括命令和命令對應(yīng)數(shù)據(jù)；
則所述成幀模塊進(jìn)一步包括編碼子模塊，用于分別將所述命令和命令對應(yīng)數(shù)據(jù)編碼為命令信息和數(shù)據(jù)信息。優(yōu)選的，所述時鐘合路模塊進(jìn)一步包括編碼位擴(kuò)展子模塊，用于將所述數(shù)據(jù)幀的每個編碼位擴(kuò)展為若干個發(fā)送端板卡時鐘周期的合路數(shù)據(jù)，所述若干個發(fā)送端板卡的時鐘周期的合路數(shù)據(jù)包括第一數(shù)據(jù)，其為寬度為(A+0. 5)倍發(fā)送端板卡時鐘周期的高脈沖數(shù)據(jù)；第二數(shù)據(jù)，其為寬度為B倍發(fā)送端板卡時鐘周期的脈沖數(shù)據(jù)，脈沖極性與所述數(shù)據(jù)幀的編碼位一致；第三數(shù)據(jù)，其為寬度為(C+0. 5)倍發(fā)送端板卡時鐘周期的低脈沖數(shù)據(jù)；·其中，A，B，C為大于O的自然數(shù)。優(yōu)選的，所述發(fā)送端板卡包括處理器、存儲器和可編程邏輯器件；其中所述處理器通過并行IO 口從所述存儲器讀取傳輸數(shù)據(jù)，并將所述傳輸數(shù)據(jù)通過并行IO口輸出給所述可編程邏輯器件；所述可編程邏輯器件包括所述成幀模塊、時鐘合路模塊和發(fā)送模塊。另一方面，本申請還公開了一種板卡，所述板卡作為接收端板卡，所述接收端板卡包括接收模塊，用于通過背板的一根數(shù)據(jù)線接收來自發(fā)送端板卡的合路數(shù)據(jù)；時鐘恢復(fù)模塊，用于從所述合路數(shù)據(jù)中恢復(fù)出發(fā)送端時鐘；采樣模塊，用于依據(jù)所述發(fā)送端時鐘采樣得到恢復(fù)后合路數(shù)據(jù)；及解幀模塊，用于對所述恢復(fù)后合路數(shù)據(jù)進(jìn)行解幀，得到原始傳輸數(shù)據(jù)。優(yōu)選的，所述時鐘恢復(fù)模塊進(jìn)一步包括采樣延遲子模塊，用于依據(jù)接收端時鐘對所述合路數(shù)據(jù)采樣并延遲D個周期，恢復(fù)得到發(fā)送端時鐘；D為大于O的自然數(shù)。優(yōu)選的，所述解幀模塊進(jìn)一步包括分解子模塊，用于依據(jù)計(jì)數(shù)器將所述恢復(fù)后合路數(shù)據(jù)分解為數(shù)據(jù)幀；所述計(jì)數(shù)器的長度等于所述數(shù)據(jù)幀的長度；解幀子模塊，用于將所述數(shù)據(jù)幀恢復(fù)為原始傳輸數(shù)據(jù)。另一方面，本申請還公開了一種FPGA的加載系統(tǒng)，包括主板卡和子板卡，其中，所述子板卡為FPGA所在板卡；所述主板卡進(jìn)一步包括成幀模塊，用于將配置命令和相應(yīng)的配置數(shù)據(jù)封裝為數(shù)據(jù)幀；時鐘合路模塊，用于對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)；及發(fā)送模塊，用于將所述合路數(shù)據(jù)通過背板的一根數(shù)據(jù)線發(fā)送給接收端板卡；所述子板卡進(jìn)一步包括接收模塊，用于通過背板的一根數(shù)據(jù)線接收來自主板卡的合路數(shù)據(jù)；時鐘恢復(fù)模塊，用于從所述合路數(shù)據(jù)中恢復(fù)出發(fā)送端時鐘；采樣模塊，用于依據(jù)所述發(fā)送端時鐘采樣得到恢復(fù)后合路數(shù)據(jù)；解幀模塊，用于對所述恢復(fù)后合路數(shù)據(jù)進(jìn)行解幀，得到配置命令和相應(yīng)的配置數(shù)據(jù)；及加載模塊，用于依據(jù)所述配置命令和相應(yīng)的配置數(shù)據(jù)，進(jìn)行FPGA的加載。
優(yōu)選的，所述子板卡還包括數(shù)據(jù)線操控模塊，用于在FPGA加載成功后，將背板的該根數(shù)據(jù)線拉低約定時間后釋放；所述主板卡還包括檢測模塊，用于在所述約定時間內(nèi)檢測背板的該根數(shù)據(jù)線的電平狀態(tài)，若電平狀態(tài)為低則認(rèn)為子板卡的FPGA加載成功，若電平狀態(tài)為高則認(rèn)為子板卡的FPGA加載失敗。與現(xiàn)有技術(shù)相比，本申請具有以下優(yōu)點(diǎn)本申請?zhí)峁┝艘环N板卡通信的技術(shù)方案，其由發(fā)送端板卡在將傳輸數(shù)據(jù)封裝為數(shù)據(jù)幀，對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)；由于所述合路數(shù)據(jù)為依據(jù)傳輸數(shù) 據(jù)合路得到的一路數(shù)據(jù)，故僅需使用一根數(shù)據(jù)線即可進(jìn)行合路數(shù)據(jù)的傳輸；相對于現(xiàn)有技術(shù)中需要使用多根背板的數(shù)據(jù)線來逐位傳輸較大數(shù)據(jù)量的傳輸數(shù)據(jù)，本申請僅使用背板的一根數(shù)據(jù)線即可實(shí)現(xiàn)較大數(shù)據(jù)量的傳輸。本申請板卡通信的技術(shù)方案的實(shí)施只需使用板卡上已有的器件來執(zhí)行相應(yīng)的操作即可，無需耗費(fèi)多余的器件成本。本申請板卡通信的技術(shù)方案可以應(yīng)用于FPGA的加載；在實(shí)施本申請F(tuán)PGA的加載方案時，發(fā)送端板卡僅需要使用I個存儲器存儲I個FPGA鏡像文件即可，并且，通常板卡上會部署有I個存儲器的；這樣，相對于現(xiàn)有技術(shù)中主動加載使用3個存儲器存儲3個FPGA鏡像文件，本申請仍能以較少的存儲器成本完成FPGA的加載；并且，接收端板卡依據(jù)接收到的數(shù)據(jù)進(jìn)行FPGA的加載或升級即可，無需現(xiàn)有技術(shù)中依據(jù)接收到的數(shù)據(jù)進(jìn)行FPGA的加載或升級即可，無需現(xiàn)有技術(shù)中復(fù)雜的加載或升級流程，故還能夠縮短FPGA所在板卡的啟動時間。綜上，本申請F(tuán)PGA的加載方案僅需使用背板的一根數(shù)據(jù)線和板卡上已有的I個存儲器，因此，能夠在節(jié)省背板走線資源的前提下，以較少的存儲器成本完成FPGA的加載，縮短FPGA所在板卡的啟動時間。


圖I是現(xiàn)有技術(shù)一種主動加載模式的流程圖；圖2是本申請一種板卡通彳目方法實(shí)施例I的流程圖；圖3是本申請一種數(shù)據(jù)幀結(jié)構(gòu)示意圖；圖4是本申請一種時鐘合路的流程圖；圖5是本申請一種板卡通信方法實(shí)施例2的流程圖；圖6是本申請一種基站系統(tǒng)中主板卡的結(jié)構(gòu)示意圖；圖7是本申請一種MCU向EPLD命令寄存器或數(shù)據(jù)寄存器寫數(shù)據(jù)的時序圖；圖8是本申請一種板卡通彳目方法實(shí)施例3的流程圖；圖9是本申請一種時鐘恢復(fù)的示意圖；圖10是本申請一種基站系統(tǒng)中子板卡的結(jié)構(gòu)不意圖；圖11是本申請一種FPGA的加載方法實(shí)施例I的流程圖；圖12是本申請一種FPGA的加載方法實(shí)施例2的流程圖；圖13是本申請一種板卡實(shí)施例I的結(jié)構(gòu)圖；圖14是本申請一種板卡實(shí)施例2的結(jié)構(gòu)圖15是本申請一種FPGA的加載系統(tǒng)實(shí)施例的結(jié)構(gòu)圖。
具體實(shí)施例方式為使本申請的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和具體實(shí)施方式
對本申請作進(jìn)一步詳細(xì)的說明。在現(xiàn)有基站系統(tǒng)的框架下，無論是主板卡還是子板卡，均已完成背板設(shè)計(jì)，故主板卡還是子板卡的走線資源是非常有限的。但是，F(xiàn)PGA的被動加載的實(shí)現(xiàn)過程中，主板卡需要通過背板的數(shù)據(jù)線將不止一個配置命令和不止一個配置數(shù)據(jù)傳輸至子板卡，也即主板卡和子板卡均需要使用多根背板的數(shù)據(jù)線，這對已完成背板設(shè)計(jì)的主板卡和子板卡是不可能的，故FPGA的被動加載基本是無法實(shí)現(xiàn)的，令本領(lǐng)域技術(shù)人員望而卻步。但是，F(xiàn)PGA的主動加載會耗費(fèi)較多的存儲器成本，且會增加FPGA所在板卡的啟動時間。
本申請發(fā)明人注意到，如果能夠使用有限的走線資源實(shí)現(xiàn)較大數(shù)據(jù)量的傳輸，則能夠?qū)崿F(xiàn)FPGA的被動加載，故能夠節(jié)省FPGA的主動加載所耗費(fèi)的存儲器成本；而且子板卡依據(jù)接收到的數(shù)據(jù)進(jìn)行FPGA的加載或升級即可，無需現(xiàn)有技術(shù)中復(fù)雜的加載或升級流程，故所述傳輸又能夠縮短FPGA所在板卡的啟動時間。本申請?zhí)峁┝艘环N板卡通信的技術(shù)方案，其能夠使用背板的一根數(shù)據(jù)線實(shí)現(xiàn)較大數(shù)據(jù)量的傳輸，在此通過實(shí)施例進(jìn)行詳細(xì)說明。參照圖2，示出了本申請一種板卡通信方法實(shí)施例I的流程圖，所述板卡作為發(fā)送端板卡，所述方法具體可以包括步驟201、發(fā)送端板卡將傳輸數(shù)據(jù)封裝為數(shù)據(jù)幀；本申請可以用于在板卡之間實(shí)現(xiàn)較大數(shù)據(jù)量傳輸數(shù)據(jù)的傳輸，這里的傳輸數(shù)據(jù)可以包括命令和數(shù)據(jù)中的一種或組合等等，本申請對具體的傳輸數(shù)據(jù)不加以限制。在具體實(shí)現(xiàn)中，所述發(fā)送端板卡將傳輸數(shù)據(jù)封裝為數(shù)據(jù)幀的過程可以包括將傳輸數(shù)據(jù)進(jìn)行編碼的過程；具體而言，將傳輸數(shù)據(jù)中的命令編碼為命令信息，或者，將傳輸數(shù)據(jù)中的數(shù)據(jù)編碼為數(shù)據(jù)信息，等等。在本申請的一種優(yōu)選實(shí)施例中，所述傳輸數(shù)據(jù)可以進(jìn)一步包括命令和命令對應(yīng)數(shù)據(jù)；則所述發(fā)送端板卡將傳輸數(shù)據(jù)封裝為數(shù)據(jù)幀的步驟可以進(jìn)一步包括分別將所述命令和命令對應(yīng)數(shù)據(jù)編碼為命令信息和數(shù)據(jù)信息。例如，在本申請的一種應(yīng)用示例中，所述命令信息的長度為2位(Mt)，所述數(shù)據(jù)信息的長度為8位。參照圖3，示出了本申請一種數(shù)據(jù)幀結(jié)構(gòu)示意圖，可以用CMD表示依據(jù)FPGA的配置命令編碼得到的命令信息，以及，用CFG_DATA表示依據(jù)配置命令對應(yīng)數(shù)據(jù)編碼得到的數(shù)據(jù)
息，其中CMD :由2bit構(gòu)成，用于傳遞三種配置命令；CFG_DATA :由8bit構(gòu)成，用于傳遞配置數(shù)據(jù)。 參照表I，示出了圖3所示數(shù)據(jù)幀的格式定義。表 I
權(quán)利要求
1.一種板卡通信方法，其特征在于，所述板卡作為發(fā)送端板卡，所述方法包括 發(fā)送端板卡將傳輸數(shù)據(jù)封裝為數(shù)據(jù)幀； 發(fā)送端板卡對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)； 發(fā)送端板卡將所述合路數(shù)據(jù)通過背板的一根數(shù)據(jù)線發(fā)送給接收端板卡。
2.如權(quán)利要求I所述的方法，其特征在于，所述傳輸數(shù)據(jù)包括命令和命令對應(yīng)數(shù)據(jù)； 則所述發(fā)送端板卡將傳輸數(shù)據(jù)封裝為數(shù)據(jù)幀的步驟進(jìn)一步包括 分別將所述命令和命令對應(yīng)數(shù)據(jù)編碼為命令信息和數(shù)據(jù)信息。
3.如權(quán)利要求I所述的方法，其特征在于，所述發(fā)送端板卡對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)的步驟，進(jìn)一步包括 將所述數(shù)據(jù)幀的每個編碼位擴(kuò)展為若干個發(fā)送端板卡時鐘周期的合路數(shù)據(jù)，所述若干個發(fā)送端板卡的時鐘周期的合路數(shù)據(jù)包括 第一數(shù)據(jù)，其為寬度為(A+0. 5)倍發(fā)送端板卡時鐘周期的高脈沖數(shù)據(jù)； 第二數(shù)據(jù)，其為寬度為B倍發(fā)送端板卡時鐘周期的脈沖數(shù)據(jù)，脈沖極性與所述數(shù)據(jù)幀的編碼位一致； 第三數(shù)據(jù)，其為寬度為(C+0. 5)倍發(fā)送端板卡時鐘周期的低脈沖數(shù)據(jù)； 其中，A，B，C為大于O的自然數(shù)。
4.如權(quán)利要求3所述的方法，其特征在于，A為1，B為2，C為I。
5.如權(quán)利要求2所述的方法，其特征在于，所述命令信息的長度為2位，所述數(shù)據(jù)信息的長度為8位。
6.如權(quán)利要求I所述的方法，其特征在于，所述發(fā)送端板卡包括處理器、存儲器和可編程邏輯器件； 則所述方法還包括 所述處理器通過并行IO 口從所述存儲器讀取傳輸數(shù)據(jù)，并將所述傳輸數(shù)據(jù)通過并行IO 口輸出給所述可編程邏輯器件； 所述可編程邏輯器件將傳輸數(shù)據(jù)封裝為數(shù)據(jù)幀； 所述可編程邏輯器件對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)； 所述可編程邏輯器件將所述合路數(shù)據(jù)通過背板的一根數(shù)據(jù)線發(fā)送給接收端板卡。
7.如權(quán)利要求6所述的方法，其特征在于，還包括 所述處理器生成命令，并將所述命令作為傳輸數(shù)據(jù)通過并行IO 口輸出給所述可編程邏輯器件。
8.一種板卡通信方法，其特征在于，所述板卡作為接收端板卡，所述方法包括 接收端板卡通過背板的一根數(shù)據(jù)線接收來自發(fā)送端板卡的合路數(shù)據(jù)； 接收端板卡從所述合路數(shù)據(jù)中恢復(fù)出發(fā)送端時鐘，并依據(jù)所述發(fā)送端時鐘采樣得到恢復(fù)后合路數(shù)據(jù)； 接收端板卡對所述恢復(fù)后合路數(shù)據(jù)進(jìn)行解幀，得到原始傳輸數(shù)據(jù)。
9.如權(quán)利要求8所述的方法，其特征在于，所述接收端板卡從所述合路數(shù)據(jù)中恢復(fù)出發(fā)送端時鐘的步驟，進(jìn)一步包括 依據(jù)接收端時鐘對所述合路數(shù)據(jù)采樣并延遲D個周期，恢復(fù)得到發(fā)送端時鐘；D為大于O的自然數(shù)。
10.如權(quán)利要求8所述的方法，其特征在于，所述接收端板卡對所述恢復(fù)后合路數(shù)據(jù)進(jìn)行解幀，得到原始傳輸數(shù)據(jù)的步驟，進(jìn)一步包括 依據(jù)計(jì)數(shù)器將所述恢復(fù)后合路數(shù)據(jù)分解為數(shù)據(jù)幀；所述計(jì)數(shù)器的長度等于所述數(shù)據(jù)幀的長度； 將所述數(shù)據(jù)幀恢復(fù)為原始傳輸數(shù)據(jù)。
11.一種FPGA的加載方法,其特征在于,包括 主板卡將配置命令和相應(yīng)的配置數(shù)據(jù)封裝為數(shù)據(jù)幀； 主板卡對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)； 主板卡將所述合路數(shù)據(jù)通過背板的一根數(shù)據(jù)線發(fā)送給接收端板卡； 子板卡通過背板的一根數(shù)據(jù)線接收來自主板卡的合路數(shù)據(jù)；所述子板卡為FPGA所在板卡； 子板卡從所述合路數(shù)據(jù)中恢復(fù)出發(fā)送端時鐘，并依據(jù)所述發(fā)送端時鐘采樣得到恢復(fù)后合路數(shù)據(jù)； 子板卡對所述恢復(fù)后合路數(shù)據(jù)進(jìn)行解幀，得到配置命令和相應(yīng)的配置數(shù)據(jù)； 子板卡依據(jù)所述配置命令和相應(yīng)的配置數(shù)據(jù)，進(jìn)行FPGA的加載。
12.如權(quán)利要求11所述的方法，其特征在于，還包括 子板卡在FPGA加載成功后，將背板的該根數(shù)據(jù)線拉低約定時間后釋放； 主板卡在所述約定時間內(nèi)檢測背板的該根數(shù)據(jù)線的電平狀態(tài)，若電平狀態(tài)為低則認(rèn)為子板卡的FPGA加載成功，若電平狀態(tài)為高則認(rèn)為子板卡的FPGA加載失敗。
13.一種板卡，其特征在于，所述板卡作為發(fā)送端板卡，所述發(fā)送端板卡包括 成幀模塊，用于將傳輸數(shù)據(jù)封裝為數(shù)據(jù)幀； 時鐘合路模塊，用于對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)；及 發(fā)送模塊，用于將所述合路數(shù)據(jù)通過背板的一根數(shù)據(jù)線發(fā)送給接收端板卡。
14.如權(quán)利要求13所述的板卡，其特征在于，所述傳輸數(shù)據(jù)包括命令和命令對應(yīng)數(shù)據(jù)； 則所述成巾貞模塊進(jìn)一步包括 編碼子模塊，用于分別將所述命令和命令對應(yīng)數(shù)據(jù)編碼為命令信息和數(shù)據(jù)信息。
15.如權(quán)利要求13所述的板卡，其特征在于，所述時鐘合路模塊進(jìn)一步包括 編碼位擴(kuò)展子模塊，用于將所述數(shù)據(jù)幀的每個編碼位擴(kuò)展為若干個發(fā)送端板卡時鐘周期的合路數(shù)據(jù)，所述若干個發(fā)送端板卡的時鐘周期的合路數(shù)據(jù)包括 第一數(shù)據(jù)，其為寬度為(A+0. 5)倍發(fā)送端板卡時鐘周期的高脈沖數(shù)據(jù)； 第二數(shù)據(jù)，其為寬度為B倍發(fā)送端板卡時鐘周期的脈沖數(shù)據(jù)，脈沖極性與所述數(shù)據(jù)幀的編碼位一致； 第三數(shù)據(jù)，其為寬度為(C+0. 5)倍發(fā)送端板卡時鐘周期的低脈沖數(shù)據(jù)； 其中，A，B，C為大于O的自然數(shù)。
16.如權(quán)利要求13所述的板卡，其特征在于，所述發(fā)送端板卡包括處理器、存儲器和可編程邏輯器件；其中 所述處理器通過并行IO 口從所述存儲器讀取傳輸數(shù)據(jù)，并將所述傳輸數(shù)據(jù)通過并行IO口輸出給所述可編程邏輯器件； 所述可編程邏輯器件包括所述成幀模塊、時鐘合路模塊和發(fā)送模塊。
17.一種板卡，其特征在于，所述板卡作為接收端板卡，所述接收端板卡包括 接收模塊，用于通過背板的一根數(shù)據(jù)線接收來自發(fā)送端板卡的合路數(shù)據(jù)； 時鐘恢復(fù)模塊，用于從所述合路數(shù)據(jù)中恢復(fù)出發(fā)送端時鐘； 采樣模塊，用于依據(jù)所述發(fā)送端時鐘采樣得到恢復(fù)后合路數(shù)據(jù)；及 解幀模塊，用于對所述恢復(fù)后合路數(shù)據(jù)進(jìn)行解幀，得到原始傳輸數(shù)據(jù)。
18.如權(quán)利要求17所述的板卡，其特征在于，所述時鐘恢復(fù)模塊進(jìn)一步包括 采樣延遲子模塊，用于依據(jù)接收端時鐘對所述合路數(shù)據(jù)采樣并延遲D個周期，恢復(fù)得到發(fā)送端時鐘；D為大于O的自然數(shù)。
19.如權(quán)利要求17所述的板卡，其特征在于，所述解幀模塊進(jìn)一步包括 分解子模塊，用于依據(jù)計(jì)數(shù)器將所述恢復(fù)后合路數(shù)據(jù)分解為數(shù)據(jù)幀；所述計(jì)數(shù)器的長度等于所述數(shù)據(jù)幀的長度； 解幀子模塊，用于將所述數(shù)據(jù)幀恢復(fù)為原始傳輸數(shù)據(jù)。
20.一種FPGA的加載系統(tǒng)，其特征在于，包括主板卡和子板卡，其中，所述子板卡為FPGA所在板卡；所述主板卡進(jìn)一步包括 成幀模塊，用于將配置命令和相應(yīng)的配置數(shù)據(jù)封裝為數(shù)據(jù)幀； 時鐘合路模塊，用于對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)；及 發(fā)送模塊，用于將所述合路數(shù)據(jù)通過背板的一根數(shù)據(jù)線發(fā)送給接收端板卡； 所述子板卡進(jìn)一步包括 接收模塊，用于通過背板的一根數(shù)據(jù)線接收來自主板卡的合路數(shù)據(jù)； 時鐘恢復(fù)模塊，用于從所述合路數(shù)據(jù)中恢復(fù)出發(fā)送端時鐘； 采樣模塊，用于依據(jù)所述發(fā)送端時鐘采樣得到恢復(fù)后合路數(shù)據(jù)； 解幀模塊，用于對所述恢復(fù)后合路數(shù)據(jù)進(jìn)行解幀，得到配置命令和相應(yīng)的配置數(shù)據(jù) '及 加載模塊，用于依據(jù)所述配置命令和相應(yīng)的配置數(shù)據(jù)，進(jìn)行FPGA的加載。
21.如權(quán)利要求20所述的系統(tǒng)，其特征在于，所述子板卡還包括 數(shù)據(jù)線操控模塊，用于在FPGA加載成功后，將背板的該根數(shù)據(jù)線拉低約定時間后釋放； 所述主板卡還包括 檢測模塊，用于在所述約定時間內(nèi)檢測背板的該根數(shù)據(jù)線的電平狀態(tài)，若電平狀態(tài)為低則認(rèn)為子板卡的FPGA加載成功，若電平狀態(tài)為高則認(rèn)為子板卡的FPGA加載失敗。
全文摘要
本申請?zhí)峁┝艘环N板卡通信方法及一種板卡、一種FPGA的加載方法和系統(tǒng)，其中的發(fā)送端板卡通信方法具體包括發(fā)送端板卡將傳輸數(shù)據(jù)封裝為數(shù)據(jù)幀；發(fā)送端板卡對所述數(shù)據(jù)幀進(jìn)行時鐘合路，得到相應(yīng)的合路數(shù)據(jù)；發(fā)送端板卡將所述合路數(shù)據(jù)通過背板的一根數(shù)據(jù)線發(fā)送給接收端板卡。本申請能夠在節(jié)省背板走線資源的前提下，以較少的存儲器成本完成FPGA的加載，縮短FPGA所在板卡的啟動時間。
文檔編號G06F13/20GK102902646SQ20121034577
公開日2013年1月30日 申請日期2012年9月17日 優(yōu)先權(quán)日2012年9月17日
發(fā)明者陳宇翔, 馮亮, 徐京樊 申請人:大唐移動通信設(shè)備有限公司