專利名稱：：在兩總線間進行序列位址位元轉換的裝置的制作方法
技術領域：
：本發(fā)明是關于一嵌入式系統(tǒng)，特別是關于一整合多個記憶裝置的嵌入式控制模塊，從而使一芯片組易于對所述多個記憶裝置進行存取。
背景技術：
：如圖1,一般而言,一系統(tǒng)10包含一芯片組101、一嵌入式控制器103、一第一組記憶裝置105以及一第二組記憶裝置107。所述芯片組101及所述嵌入式控制器103分別對所述第一組記憶裝置105及所述第二組記憶裝置107進行存取。通常所述第一組及所述第二組記憶裝置均為快閃記憶裝置。而一快閃記憶裝置通常容量為一百萬位元組、二百萬位元組、四百萬位元組或八百萬位元組。舉例而言，所述芯片組101需要一個五百萬位元組的記憶裝置而所述嵌入式控制器103需要一個三百萬位元組的記憶裝置。為滿足此一需求，所述第一組記憶裝置105可為單獨一個八百萬位元組的快閃記憶裝置或由一個一百萬位元組及一個四百萬位元組的快閃記憶裝置所組合而成；而所述第二組記憶裝置107可為單獨一個四百萬位元組的快閃記憶體或由一個一百萬位元組及一個二百萬位元組的快閃記憶裝置所組合而成。因此，雖然所述芯片組101及所述嵌入式控制器所需的記憶裝置容量僅為八百萬位元組，實際上卻使用了多于八百萬位元組織記憶裝置，此一狀況不僅提高成本，也占用了額外的實體空間。另一種狀況則是，一快閃記憶裝置的價格并非正比于其容量；使用一較大的記憶裝置反而不如使用兩個較小的記憶裝置來的節(jié)省成本。因此，必須由一方案使任意組合、分享快閃記憶裝置成為可能，從而降低系統(tǒng)的成本。
發(fā)明內容本發(fā)明是用以提供一方案使多個快閃記憶裝置可輕易組合以降低一系統(tǒng)的總成本或增加使用所述等快閃記憶體的使用效率得以提高。本發(fā)明是公開一用以對記憶裝置進行存取的裝置，其中對每個記憶裝置進行存取均使用序列位址位元，所述裝置包括:一第一總線用以傳輸一第一多個序列位址位元，其中所述第一多個序列位址位元的是用以存取一第一記憶裝置；一第二記憶裝置；一第三記憶裝置；一解碼單元，其用以決定所述第一多個序列位址位元所指向的位址是第二記憶裝置或第三記憶裝置，其中所述第一多個序列位址位元是被轉換成一第二多個序列位址位元以對所指向的記憶裝置進行存取。在一實施方法中，所述第一記憶裝置其容量為八百萬位元組；所述第二記憶裝置其容量為四百位元組；所述第三記憶裝置其容量為四百位元組。在一實施方法中，一芯片組控制器是被連接至前述裝置的所述第一總線，其中所述第一總線包含一第一脈沖、一第一序列輸入端、一第一序列輸出端及一第一芯片選擇端(Chipselect)以對所述第一記憶裝置進行存??；且上述裝置中的解碼單元是在一嵌入式控制器中，其中所述嵌入式控制器是被連接至所述第一總線，且分別經(jīng)由一第二總線及一第三總線連接至所述第二記憶裝置及所述第三記憶裝置，其中一讀/寫指令被所述嵌入式控制器中的所述解碼單元重導向至所述第二或所述第三記憶裝置。在本發(fā)明的一實施方法中，一芯片組控制器是經(jīng)由一共用總線連接至一多個快閃記憶裝置，所述共用總線包含一選擇信號用以選擇所述多個快閃記憶裝置中的每一個；且當所述芯片組控制器將其每一輸出端設定為三態(tài)(tr1-state)以與所述共用總線隔離時，所述嵌入式控制器可經(jīng)由所述共用總線對所述第一多個記憶裝置進行存取。因此，所述嵌入式控制器得輕易對每一快閃記憶裝置進行程序化的操作。此外，所述嵌入式控制器亦可另外單獨連接至一第二多個快閃記憶裝置。在本發(fā)明的一實施方法中，一系統(tǒng)包含一芯片組、一嵌入式控制器、一第一記憶裝置以及一第二記憶裝置。所述芯片組連接至所述嵌入式控制器。而所述第一及所述第二記憶裝置亦連接至所述嵌入式控制器。所述嵌入式控制器對所述二個記憶裝置進行重分配，使所述第一記憶裝置的全部及所述第二記憶裝置的一部分可被所述芯片組所存取，而所述第二記憶裝置的其他部分則被分配給所述嵌入式記憶裝置。從以下對某些具體實施例的解說及其相應的圖示，將可輕易了解本發(fā)明其他目標、技術內容、技術特征及優(yōu)點。圖1是一通用系統(tǒng)的架構圖；圖2是用以說明本發(fā)明中的一嵌入式控制器如何動作；圖3是用以描述如何應用本發(fā)明進行一讀/寫操作；圖4A圖4C是本發(fā)明的一較佳實施例；圖5A及圖5B是用以描述一第一種位址位元重分配的方法及其流程；以及圖6A及圖6B是用以描述一第二種位址位元重分配的方法及其流程。附圖標記說明:10-周長線長模型的線長估計結果。具體實施例方式本發(fā)明詳述如下。所述的例是用以呈現(xiàn)最佳實施例而非用以限縮本發(fā)明的范疇。相較于嵌入式系統(tǒng)的現(xiàn)有結構，本發(fā)明揭露一嵌入式控制器，其可管里一個或多個記憶模塊，從而使一芯片組及所述嵌入式控制器得以分享一組記憶模塊。在本發(fā)明的一實施方式中，請參見圖2，一嵌入式控制器20與一第一快閃記憶裝置21及一第二快閃記憶裝置22相連接。所述嵌入式控制器20包含一第一總線201、一解碼單元203、一第二總線205用以連接至所述第一快閃記憶裝置21，以及一第三總線207用以連接至所述第二快閃記憶裝置22。所述第一總線201是用以接收一串列位址位元。當所述第一總線201接收一串列位址位元后，所述解碼單元203根據(jù)所接收知所述串列位址位元決定所述第一快閃記憶裝置21及所述第二快閃記憶裝置22中何者是與所述串列位址位元相關，同時將所述串列位址位元轉換成一對應串列位址位元以便對所述第一或第二快閃記憶裝置進行正確的存取動作。亦即，所述嵌入式控制器20是經(jīng)由所述第二總線205或所述第三總線207將所述對應串列位址位元傳送給相關的快閃記憶裝置。欲了解讀取/寫入動作如何以本發(fā)明具以實施，請參見圖3，其中一系統(tǒng)30包含一芯片組31、一嵌入式控制器32、一第一記憶裝置33以及一第二記憶裝置34。進行寫入動作時，所述芯片組31將一寫入指令、一欲寫入的數(shù)據(jù)以及一欲寫入的位址傳送給所述嵌入式控制器32。所述嵌入式控制器32將所述位址解碼成為一對應的記憶裝置編號及一在所述對應的記憶裝置中的對應位址。舉例而言，所述欲寫入的位址被解碼后，對應的記憶裝置為所述第一記憶裝置33以及所述第一記憶裝置中的一第一位址，而后所述嵌入式控制器32將所述寫入指令、所述欲寫入的數(shù)據(jù)以及所述第一位址傳送給所述第一記憶裝置33。進行讀取動作時，所述芯片組31將一讀取指令以及一欲讀取的位址傳送給所述嵌入式控制器32。所述嵌入式控制器32將所述位址解碼成為一對應的記憶裝置編號及一在所述對應的記憶裝置中的對應位址。舉例而言，所述欲讀取的位址被解碼后，對應的記憶裝置為所述第二記憶裝置34以及所述第二記憶裝置中的一第二位址，而后所述嵌入式控制器32將所述讀取指令以及所述第二位址傳送給所述第二記憶裝置34。之后，所述第二記憶裝置34將所述裝置中第二位址的數(shù)據(jù)，經(jīng)由所述嵌入式控制器32傳送給所述芯片組31。請參見圖4A,其是本發(fā)明的一實施方式，一系統(tǒng)40其中包含一芯片組401、一嵌入式控制器403、一第一快閃記憶裝置405以及一第二快閃記憶裝置407。所述芯片組401包含有一第一脈沖口4011、一第一主入從出口(MISO)4013、一第一主初從入口(M0SI)4015、一第一芯片選擇口4017以及一第二芯片選擇口4019。所述嵌入式控制器403其包含一第二脈沖口4031、一第二主入從出口(MISO)4033、一第二主出從入口(M0SI)4035以及一第三芯片選擇口4037。嗣后請參見圖4B，當所述芯片組401作為一主裝置對所述第一記憶裝置405或所述嵌入式控制器進行存取時，所述嵌入式控制器403則將設定成相對于所述芯片組401作為一從裝置。然而，所述嵌入式控制器403相對于所述第二記憶裝置407仍為一主裝置。而當所述芯片組401不再對任何裝置進行存取時，如同圖4C，則所述芯片組將其所有的輸出/輸入口(亦即4011至4019)設為三態(tài)(tr1-state)。在此一狀況下，所述嵌入式控制器403得以對所述第一記憶裝置405及/或所述第二記憶裝置進行程序化。圖5A是用以解釋本發(fā)明中用以轉換一位址位元的第一方法。一映射函數(shù)501是儲存于一嵌入式控制器或其所擁有知記憶裝置內。當所述嵌入式控制器接收到一第一組序列位址位元502時，所述嵌入式控制器根據(jù)所述第一組序列位址位元502以及所述映射函數(shù)501產(chǎn)生一組新位址資訊503。其流程如同圖5B所示，首先，如步驟511所示，提供一映射函數(shù)。再來，接收一第一組序列位址位元，如步驟512所示。在步驟513中，根據(jù)所述第一組序列位址位元以及所述映射函數(shù)，產(chǎn)生一第二位址資訊。所述第二位址資訊是包括一裝置編號用以代表一欲存取的記憶裝置以及一在所述記憶裝置中相對應的序列位址位元。圖6A是用以解釋本發(fā)明中用以轉換一位址位元的第二方法。一檢查表(LUT,look-uptable)601是儲存于一嵌入式控制器或其所擁有知記憶裝置內。當所述嵌入式控制器接收到一第一組序列位址位元602時，所述嵌入式控制器根據(jù)所述第一組序列位址位元502以及所述檢查表601產(chǎn)生一組新位址資訊603。其流程如同圖6B所示，首先，如步驟611所示,提供一檢查表。再來,接收一第一組序列位址位元,如步驟612所示。在步驟613中，根據(jù)所述第一組序列位址位元以及所述檢查表，產(chǎn)生一第二位址資訊。所述第二位址資訊是包括一裝置編號用以代表一欲存取的記憶裝置以及一在所述記憶裝置中相對應的序列位址位元。在本發(fā)明的一實施方式中，舉例而言，用以存取一8百萬位元組容量快閃記憶裝置的一第一多個序列位址位元可被轉換成一第二多個序列位址位元以對兩個4百萬位元容量的快閃記憶裝置進行存取，其中所述第一多個序列位址位元的長度較所述第二多個序列位址位元的長度多一位元。因此，一嵌入式控制器得通過僅僅將所述第一多個序列位址位元中的最高效位元(MSB)刪除而產(chǎn)生所述第二多個序列位址位元。此時，所述第一多個序列位址位元中的最高效位元可被用以決定對兩個4百萬位元容量的快閃記憶中何者進行存取。本發(fā)明的最佳實施例詳述如上。然而此實施例非用以限制本發(fā)明，顯而易見地，在不脫離本發(fā)明的精神與范圍內，任何熟習技藝者得以完成許多更動及潤飾。本發(fā)明的專利保護范圍須視本說明書所附的申請專利范圍所界定者為準。權利要求1.一用以對使用序列位址位元的記憶裝置進行存取的裝置，其特征在于包含:一第一總線，用以傳輸一第一多個序列位址位元，其中所述第一多個序列位址位元是指向一第一記憶裝置的第一位址范圍；一第二記憶裝置；一第三記憶裝置；以及一解碼單元，用以決定所述第一多個序列位址位元是在所述第一位址范圍中的一第二位址范圍或在所述第一位址范圍中的一第三位址范圍，其中所述第二位址范圍是指向對所述第二記憶裝置進行存??；所述第三位址范圍是指向對所述第三記憶裝置進行存取，其中所述第一多個序列位址位元被轉換成一第二多個序列位址位元以對所指向的記憶裝置進行存取。2.根據(jù)權利要求1所述的裝置，其特征在于，所述第二記憶裝置及所述第三記憶裝置皆為快閃記憶裝置。3.根據(jù)權利要求1所述的裝置，其特征在于，所述第二記憶裝置是經(jīng)由一第二總線進行存取，其中所述第二總線是用以將一第二多個序列位址位元傳送至所述第二記憶裝置；所述第三記憶裝置是經(jīng)由一第三總線進行存取，其中所述第三總線是用以將一第三多個序列位址位元傳送至所述第三記憶裝置。4.根據(jù)權利要求1所述的裝置，其特征在于，所述第二多個序列位址位元及所述第三多個序列位址位元是將所述第一多個序列位址位元中的一最高效位元移除同時保留剩余的位址位元。5.根據(jù)權利要求3所述的裝置，其特征在于，所述第二總線包含一第一脈沖端、一第一序列輸入端、一第一序列輸出端及一第一芯片選擇端用以對所述第二記憶裝置進行存?。灰约八龅谌偩€以所述第一脈沖端、所述第一序列輸入端、所述第一序列輸出端及一第二芯片選擇端對所述第三記憶裝置進行存取，其中所述第二多個序列位址位元及所述第三多個序列位址位元是經(jīng)由所述第一序列輸出端傳輸；以及當所述第一多個序列位址位元的最高效位元為O時，所述第一芯片選擇端被設定為動作，所述第二芯片選擇端被設定為不動作；而當所述第一多個序列位址位元的最高效位元為I時，所述第一芯片選擇端被設定為不動作，所述第二芯片選擇端被設定為動作。6.根據(jù)權利要求4所述的裝置，其特征在于，所述第一記憶裝置的容量為八百萬位元組；所述第二記憶裝置的容量為四百萬位元組；且所述第三記憶裝置的容量為四百萬位元組。7.根據(jù)權利要求1所述的裝置，其特征在于，進一步包含一芯片組控制器連接至所述第一總線，其中所述第一總線包含一第一脈沖端、一第一序列輸入端、一第一序列輸出端用以傳輸一第一多個序列位址位元以及一第一芯片選擇端用以對所述第一記憶裝置進行存取。8.根據(jù)權利要求7所述的裝置，其特征在于，所述解碼單元是在一嵌入式控制器中，其中所述嵌入式控制器是連接至所述第一總線，且經(jīng)由一第二總線及一第三總線分別連接至所述第二記憶裝置及所述第三記憶裝置。9.根據(jù)權利要求8所述的裝置，其特征在于，所述第二總線包含一第一脈沖端、一第一序列輸入端、一第一序列輸出端及一第二芯片選擇端用以對所述第二記憶裝置進行存取；以及所述第三總線以所述第一脈沖端、所述第一序列輸入端、所述第一序列輸出端及一第三芯片選擇端對所述第三記憶裝置進行存取，其中若所述第一芯片選擇端被設定為動作且指向所述第二位址范圍，則所述第二芯片選擇端被設定為動作；且若所述第一芯片選擇端被設定為動作且指向所述第三位址范圍，則所述第三芯片選擇端被設定為動作。10.根據(jù)權利要求9所述的裝置，其特征在于，進一步包含第四記憶裝置連接至所述芯片組控制器的所述第一脈沖端、所述第一序列輸入端、所述第一序列輸出端及一第四芯片選擇端以對所述第四記憶裝置進行存取。11.根據(jù)權利要求10所述的裝置，其特征在于，所述嵌入式控制器對所述第二、第三、第四記憶裝置進行程序化動作。12.根據(jù)權利要求10所述的裝置，其特征在于，所述嵌入式控制器對所述第二、第三、第四記憶裝置進行存取。13.根據(jù)權利要求10所述的裝置，其特征在于，所述芯片組控制器對所述第二、第三、第四記憶裝置進行存取。14.一用以對多個記憶裝置進行存取的系統(tǒng)，所述多個記憶裝置中的每一個是以序列位址位元進行存取，其特征在于，所述系統(tǒng)包括:一芯片組；一嵌入式控制器；一第一總線，連接所述芯片組及所述嵌入式控制器，用以傳輸一第一多個序列位址位元其可對一第一記憶裝置的一第一位址范圍進行存?。灰坏诙洃浹b置，經(jīng)由一第二總線連接至所述嵌入式控制器；以及一第三記憶裝置，經(jīng)由一第三總線連接至所述嵌入式控制器，其中所述嵌入式控制器決定所述第一多個序列位址位元是指向所述第一位址范圍中的一第二位址范圍或指向所述第一位址范圍中的一第三位址范圍，其中所述第二位址范圍是被指向于對所述第二記憶裝置；所述第三位址范圍是被指向于對所述第三記憶裝置，其中所述第一多個序列位址位元被轉換為一第二多個序列位址位元以對所述被指向的記憶裝置進行存取。15.一用以對多個記憶裝置進行存取的系統(tǒng)，所述多個記憶裝置中的每一個是以序列位址位元進行存取，其特征在于，所述系統(tǒng)包括:一芯片組；一嵌入式控制器；一第一總線，連接所述芯片組及所述嵌入式控制器，用以傳輸一第一多個序列位址位元其可對一第一記憶裝置的一第一位址范圍進行存取；一第二記憶裝置，經(jīng)由所述第一總線連接至所述芯片組；以及一第三記憶裝置，經(jīng)由一第二總線連接至所述嵌入式控制器，其中所述嵌入式控制器決定所述第一多個序列位址位元是指向所述第一位址范圍中的一第二位址范圍或指向所述第一位址范圍中的一第三位址范圍，其中所述第二位址范圍是被指向于對所述第二記憶裝置；所述第三位址范圍是被指向于對所述第三記憶裝置，其中所述第一多個序列位址位元被轉換為一第二多個序列位址位元以對所述被指向的記憶裝置進行存取。全文摘要本發(fā)明是提供在兩總線間進行序列位址位元轉換的裝置，是一便捷的方法將多個快閃記憶裝置進行整合以減少成本或增加快閃記憶裝置的使用效率，并同時滿足系統(tǒng)對快閃記憶裝置的需求，其中一解碼單元被用以決定所述多個快閃記憶裝置中何者將被進行存取動作，且將所接收到的一組序列位元位址轉換成另一組序列位元為只以使所述操作可行。文檔編號G06F13/16GK103176927SQ20121040523公開日2013年6月26日申請日期2012年10月22日優(yōu)先權日2011年10月24日發(fā)明者侯慶敏申請人:聯(lián)陽半導體股份有限公司