一種提示電路及電子設(shè)備的制作方法
【專利摘要】本發(fā)明實(shí)施例提供的一種提示電路及電子設(shè)備，該提示電路可以在電子設(shè)備設(shè)置有2個(gè)或者2個(gè)以上處理器系統(tǒng)，對(duì)于未安裝處理器的卡槽或者內(nèi)存時(shí)，該電路能夠有效及時(shí)的生成一提示信號(hào)，用戶可以根據(jù)該提示信號(hào)確定該卡槽或者是該內(nèi)存是否內(nèi)被支持，從而解決了現(xiàn)有技術(shù)中對(duì)于包括多個(gè)處理器的系統(tǒng)，當(dāng)未安裝全部的處理器時(shí)，對(duì)應(yīng)未安裝的處理器PCIE擴(kuò)展槽會(huì)沒(méi)有PCIE信號(hào)，無(wú)法支持PCIE設(shè)備以及內(nèi)存槽無(wú)法支持內(nèi)存，從而電子設(shè)備不能給出對(duì)應(yīng)的提示信號(hào)的技術(shù)問(wèn)題。
【專利說(shuō)明】 一種提不電路及電子設(shè)備
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及電子【技術(shù)領(lǐng)域】，尤其涉及一種提示電路及電子設(shè)備。
【背景技術(shù)】
[0002]隨著電子技術(shù)的不斷提高，電子設(shè)備的擴(kuò)展設(shè)備也在逐漸的增加，比如在現(xiàn)有技術(shù)中的電腦主板上設(shè)置有各種標(biāo)準(zhǔn)的擴(kuò)展卡插槽，其中，Intel新一代處理器平臺(tái)Romley平臺(tái)中將PCIE擴(kuò)展槽集成進(jìn)CPU中，這樣對(duì)于含有2個(gè)或2個(gè)以上的處理器的系統(tǒng)，當(dāng)未安裝全部的處理器時(shí)，對(duì)應(yīng)未安裝的處理器的PCIE (接口標(biāo)準(zhǔn))擴(kuò)展槽會(huì)沒(méi)有PCIE信號(hào)，無(wú)法支持PCIE設(shè)備，同樣對(duì)于內(nèi)存條含有2個(gè)或2個(gè)以上的處理器的系統(tǒng)，當(dāng)未安裝全部的處理器時(shí)，對(duì)應(yīng)未安裝的處理器的。
[0003]因此，本發(fā)明發(fā)明人在實(shí)施本發(fā)明的過(guò)程中發(fā)現(xiàn)現(xiàn)有中存在如下問(wèn)題或缺陷:
[0004]對(duì)于包括多個(gè)處理器的系統(tǒng)，當(dāng)未安裝全部的處理器時(shí)，對(duì)應(yīng)未安裝的處理器PCIE擴(kuò)展槽會(huì)沒(méi)有PCIE信號(hào)，無(wú)法支持PCIE設(shè)備，以及內(nèi)存槽無(wú)法支持內(nèi)存，從而電子設(shè)備不能給出對(duì)應(yīng)的提示信號(hào)的技術(shù)問(wèn)題，用以提示用戶該插槽是否可用。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供了一種提示電路以及電子設(shè)備，用以解決現(xiàn)有技術(shù)中對(duì)于包括多個(gè)處理器的系統(tǒng)，當(dāng)未安裝全部的處理器時(shí)，對(duì)應(yīng)未安裝的處理器PCIE擴(kuò)展槽會(huì)沒(méi)有PCIE信號(hào)，無(wú)法支持PCIE設(shè)備以及內(nèi)存槽無(wú)法支持內(nèi)存，從而電子設(shè)備不能給出對(duì)應(yīng)的提示信號(hào)的技術(shù)問(wèn)題，該技術(shù)方案具體包括:
[0006]—種提不電路，應(yīng)用于一第一電子設(shè)備，所述第一電子設(shè)備包括一電源以及一 CPU管腳接口、第一卡槽，其中，所述第一卡槽的第一端與低電位點(diǎn)連接，所述電路包括:
[0007]第一提示單元，一端與所述電源正極連接；
[0008]第一晶體管模塊，所述第一晶體模塊的第一端與所述第一提示單元連接，所述第一晶體管模塊的第二端與所述第一卡槽的所述第一端連接，所述第一晶體模塊的第三端與所述CPU管腳接口連接；
[0009]其中，在所述CPU管腳接口為低電平且所述第一卡槽中插入第一存儲(chǔ)卡時(shí)，則所述第一提示單元輸出一第一提示信息，以提示用戶所述第一卡槽是否可用。
[0010]可選的，所述電路還包括:
[0011]第二晶體管模塊，所述第二晶體管模塊的第一端與一電源正極以及所述第一晶體模塊的第三端連接，所述第二晶體管模塊的第二端與所述電源的負(fù)極連接，所述第二晶體管模塊的第三端與所述CPU管腳接口連接。
[0012]其中，所述CPU管腳接口為高電平且所述第一卡槽中插入第一存儲(chǔ)卡時(shí)，則所述第一提示單元輸出一第二提示信息，以提示用戶所述第一卡槽是否可用。
[0013]可選的，所述電路還包括:
[0014]第二提示單元，一端與所述電源的正極連接；[0015]第三晶體管模塊，所述第三晶體管模塊的第一端與所述電源的正極連接，所述第三晶體管模塊的第二端與所述電源的負(fù)極連接，所述第三晶體管模塊的第三端與第四晶體管模塊第一端連接；
[0016]第四晶體管模塊，所述第四晶體管模塊的第一端與電源以及所述第三晶體模塊的第三端連接，所述第四晶體管模塊的第二端與所述電源的負(fù)極連接，所述第四晶體管模塊的第三端與所述CPU管腳接口連接。
[0017]其中，在所述CPU管腳接口為低電平且所述第一卡槽中插入第一存儲(chǔ)卡時(shí)，則所述第一提示單元輸出一第一提示信息，以提示用戶所述第一卡槽不可用，所述CPU管腳接口為高電平且所述第一卡槽中插入第一存儲(chǔ)卡時(shí)，則所述第二提示單元輸出一第二提示信息，以提示用戶所述第一卡槽可用。
[0018]可選的，所述第一晶體管模塊和所述第二晶體管模塊和所述第三晶體管模塊和第四晶體管模塊和所述第一晶體管模塊的所述第一端為晶體管漏極，所述第二端為晶體管源極，所述第三端為晶體管柵極。
[0019]可選的，所述電路還包括:
[0020]時(shí)間控制單元，與所述第一提示單元以及所述第二提示單元連接，用于根據(jù)預(yù)設(shè)時(shí)間將所述第一提示單元以及所述第二提示單元關(guān)閉。
[0021]一種電路，應(yīng)用于一第一電子設(shè)備，所述第一電子設(shè)備包括一電源以及一 CPU管腳接口、第一卡槽，其中，所述第一卡槽的第一端與低電位點(diǎn)連接，所述電路包括:
[0022]第一提示單元；
[0023]第二提示單元；
[0024]基板控制器BMC，所述基板控制器的第一信號(hào)輸入端與所述CPU管腳接口連接，第二信號(hào)輸入端與所述第一卡槽的所述第一端連接，第一信號(hào)輸出端與所述第一提示單元連接，第二信號(hào)輸出端與所述第二提示單元連接；
[0025]其中，當(dāng)所述第一信號(hào)輸入端輸入第電平信號(hào)，并且在所述第二信號(hào)輸入端輸入高電平信號(hào)或低電平時(shí)，則所述第一提示單元生成提示信號(hào)；當(dāng)所述第一信號(hào)輸入端輸入高電平信號(hào)，所述第二信號(hào)輸入端輸入低電平信號(hào)時(shí)，所述第二提示單元生成信號(hào)。
[0026]可選的，所述電路還包括:
[0027]時(shí)間控制單元，與所述第一提示單元以及所述第二提示單元連接，用于根據(jù)預(yù)設(shè)的時(shí)間關(guān)閉所述第一提示單元以及所述第二提示單元。
[0028]一種電子設(shè)備，所述電子設(shè)備包括一電源、CPU管腳接口、第一卡槽，其中，所述第一卡槽的第一端與低電位點(diǎn)連接，所述電子設(shè)備還包括:
[0029]第一提示單元，一端與所述電源正極連接；
[0030]第一晶體管模塊，所述第一晶體模塊的第一端與所述第一提示單元連接，所述第一晶體管模塊的第二端與所述第一卡槽的所述第一端連接，所述第一晶體模塊的第三端與所述CPU管腳接口連接；
[0031]其中，在所述CPU管腳接口為低電平且所述第一卡槽中插入第一存儲(chǔ)卡時(shí)，則所述第一提示單元輸出一第一提示信息，以提示用戶所述第一卡槽是否可用。
[0032]一種電子設(shè)備，所述第一電子設(shè)備，所述第一電子設(shè)備包括一電源以及一 CPU管腳接口、第一卡槽，其中，所述第一卡槽的第一端與低電位點(diǎn)連接，所述電子設(shè)備還包括:[0033]第一提示單元；
[0034]第二提示單元；
[0035]基板控制器BMC，所述基板控制器的第一信號(hào)輸入端與所述CPU管腳接口連接，第二信號(hào)輸入端與所述第一卡槽的所述第一端連接，第一信號(hào)輸出端與所述第一提示單元連接，第二信號(hào)輸出端與所述第二提示單元連接；
[0036]其中，當(dāng)所述第一信號(hào)輸入端輸入第電平信號(hào)，并且在所述第二信號(hào)輸入端輸入高電平信號(hào)或低電平時(shí)，則所述第一提示單元生成提示信號(hào)；當(dāng)所述第一信號(hào)輸入端輸入高電平信號(hào)，所述第二信號(hào)輸入端輸入低電平信號(hào)時(shí)，所述第二提示單元生成信號(hào)。
[0037]通過(guò)本發(fā)明實(shí)施例提供的一種提示電路可以在電子設(shè)備設(shè)置有2個(gè)或者2個(gè)以上處理器系統(tǒng)，對(duì)于未安裝處理器的卡槽或者內(nèi)存時(shí)，該電路能夠有效及時(shí)的生成一提示信號(hào)，用戶可以根據(jù)該提示信號(hào)確定該卡槽或者是該內(nèi)存是否內(nèi)被支持，從而解決了現(xiàn)有技術(shù)中對(duì)于包括多個(gè)處理器的系統(tǒng)，當(dāng)未安裝全部的處理器時(shí)，對(duì)應(yīng)未安裝的處理器PCIE擴(kuò)展槽會(huì)沒(méi)有PCIE信號(hào)，無(wú)法支持PCIE設(shè)備以及內(nèi)存槽無(wú)法支持內(nèi)存，從而電子設(shè)備不能給出對(duì)應(yīng)的提示信號(hào)的技術(shù)問(wèn)題。進(jìn)而實(shí)現(xiàn)了在電子設(shè)備設(shè)置有2個(gè)或者2個(gè)以上處理器系統(tǒng)，對(duì)于未安裝處理器的卡槽或者內(nèi)存時(shí)，能夠?qū)崿F(xiàn)對(duì)該卡槽進(jìn)行有效的提示該卡槽是否可用。
【專利附圖】

【附圖說(shuō)明】
[0038]圖1為本發(fā)明實(shí)施例一種提示電路的示意圖；
[0039]圖2為本發(fā)明實(shí)施例中信號(hào)處理原理圖；
[0040]圖3為本發(fā)明實(shí)施例中處理器安裝的提示電路圖；
[0041 ] 圖4為本發(fā)明實(shí)施例中的電路原理圖；
[0042]圖5為本發(fā)明實(shí)施例一種提示電路圖；
[0043]圖6為本發(fā)明實(shí)施例中非門邏輯電路處理原理圖；
[0044]圖7為本發(fā)明實(shí)施例中與非門邏輯電路處理原理圖；
[0045]圖8為該電路中提示信號(hào)生成的真值表；
[0046]圖9為本發(fā)明實(shí)施例中該提示電路應(yīng)用到擴(kuò)展卡的電路圖；
[0047]圖10為本發(fā)明實(shí)施例中該提示電路應(yīng)用到擴(kuò)展卡的另一電路圖；
[0048]圖11為本發(fā)明實(shí)施例另一提不電路不意圖；
[0049]圖12為本發(fā)明實(shí)施例一種電子設(shè)備的具體結(jié)構(gòu)示意圖；
[0050]圖13為本發(fā)明實(shí)施例另一種電子設(shè)備的具體結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0051]本發(fā)明提供了一種提示電路，該電路應(yīng)用于一第一電子設(shè)備中，該第一電子設(shè)備包括一電源以及一 CPU管腳接口、第一卡槽，第一卡槽的第一端與低電位點(diǎn)連接，所述電路包括:第一提示單元，一端與所述電源正極連接；第一晶體管模塊，第一晶體模塊的第一端與第一提示單元連接，第一晶體管模塊的第二端與第一卡槽的第一端連接，第一晶體模塊的第三端與CPU管腳接口連接；其中，在CPU管腳接口為低電平且第一卡槽中插入第一存儲(chǔ)卡時(shí)，則第一提示單元輸出一第一提示信息，以提示用戶所述第一卡槽是否可用。用以解決現(xiàn)有技術(shù)中對(duì)于包括多個(gè)處理器的系統(tǒng)，當(dāng)未安裝全部的處理器時(shí)，對(duì)應(yīng)未安裝的處理器PCIE擴(kuò)展槽會(huì)沒(méi)有PCIE信號(hào)，無(wú)法支持PCIE設(shè)備以及內(nèi)存槽無(wú)法支持內(nèi)存，從而電子設(shè)備不能給出對(duì)應(yīng)的提示信號(hào)的技術(shù)問(wèn)題。
[0052]下面通過(guò)附圖以及具體實(shí)施例對(duì)本發(fā)明技術(shù)方案做詳細(xì)的說(shuō)明，應(yīng)當(dāng)理解，本發(fā)明實(shí)施例以及實(shí)施例中的技術(shù)特征只是對(duì)本發(fā)明技術(shù)方案的詳細(xì)說(shuō)明，在不沖突的情況下，本發(fā)明實(shí)施例以及實(shí)施例中的技術(shù)特征可以相互組合。
[0053]在本發(fā)明實(shí)施例該電路應(yīng)用與一電子設(shè)備中，該電子設(shè)備包括了一電源以及一CPU管腳接口，第一卡槽，其中，第一卡槽的第一端低電位點(diǎn)連接，當(dāng)然還電子設(shè)備中還包括一提示電路。
[0054]如圖1所示為本發(fā)明實(shí)施例一種提示電路的示意圖,該提示電路包括:
[0055]第一提示單元101，一端與電源102正極連接；
[0056]第一晶體管模塊103,該第一晶體管模塊103的第一端與第一提不單兀101連接，該第一晶體管模塊103的第二端與第一卡槽104的第一端連接，該第一晶體管模塊的第三端與CPU管腳接口 105連接。
[0057]其中，在CPU管腳接口 105為低電平且第一卡槽104中插入第一存儲(chǔ)卡時(shí)，則該第一提示單元101輸出第一提示信息，以提示用戶第一卡槽104是否可用。
[0058]具體來(lái)講，在該電子設(shè)備中存在有兩個(gè)或者兩個(gè)以上的處理器時(shí)，或在該電子設(shè)備中未安裝處理器時(shí)，此時(shí)CPU管腳接口 105為低電平信號(hào)，第一晶體管103的柵極接收到低電平信號(hào)，而第一晶體管103的源極與電源的正極連接，從而在第一晶體管103的源極接收到高電平信號(hào)，在接收到上述兩個(gè)信號(hào)之后，當(dāng)用戶將存儲(chǔ)卡或者是其他設(shè)備插入到第一卡槽104中時(shí)，該第一卡槽104的引腳將與低電位連接，因此，在第一提示單元101將會(huì)通過(guò)一高電平信號(hào)，具體如圖2所示的信號(hào)處理原理圖，該圖中第一晶體管103相當(dāng)于一非門邏輯電路，當(dāng)電子設(shè)備中未安裝CPU時(shí)，此時(shí)，非門邏輯電路的一端將接收到一低電平信號(hào)，通過(guò)非門邏輯電路的轉(zhuǎn)換之后，該非門邏輯電路的另一端將輸出高電平信號(hào)，而在非門邏輯電路的另一端連接第一提示單元101，第一提示單元101在接收到該高電平信號(hào)之后，所以第一提示單元101將會(huì)生成一提示信號(hào)，在具體實(shí)現(xiàn)中，該第一提示單元101可以是一聲音提示單元或者是一發(fā)光二極管，在本發(fā)明實(shí)施例中該第一提示單元101設(shè)置為發(fā)光二極管。
[0059]因此，通過(guò)上述的提示電路可以在電子設(shè)備設(shè)置有2個(gè)或者2個(gè)以上處理器系統(tǒng)，當(dāng)未安裝處理器的卡槽或者內(nèi)存時(shí)，該電路能夠有效及時(shí)的生成一提示信號(hào)，用戶可以根據(jù)該提示信號(hào)確定該卡槽或者是該內(nèi)存是否內(nèi)被支持，從而解決了現(xiàn)有技術(shù)中對(duì)于包括多個(gè)處理器的系統(tǒng)，當(dāng)未安裝全部的處理器時(shí)，對(duì)應(yīng)未安裝的處理器PCIE擴(kuò)展槽會(huì)沒(méi)有PCIE信號(hào)，無(wú)法支持PCIE設(shè)備以及內(nèi)存槽無(wú)法支持內(nèi)存，從而電子設(shè)備不能給出對(duì)應(yīng)的提示信號(hào)的技術(shù)問(wèn)題。
[0060]另外，在電子設(shè)備中的CPU已安裝的情況下，其電路圖將對(duì)應(yīng)的調(diào)整，如圖3所示為處理器安裝的提示電路圖，該電路圖包括:
[0061]第二晶體管模塊301，該第二晶體管模塊301的第一端與電源正極以及第一晶體管模塊301的第三端連接，該第二晶體管模塊301的第二端與電源的負(fù)極連接，該第二晶體管模塊301的第三端與CPU管腳接口 105連接。[0062]其中，該CPU管腳接口 105輸出的信號(hào)為高電平信號(hào)，并且第一卡槽104中插入第一存儲(chǔ)卡時(shí)，則該第一提示單元101將輸出第二提示信號(hào)，該提示信號(hào)用于提示用戶第一卡槽104是否可用。
[0063]具體來(lái)講，在該提示電路中加入第二晶體管模塊301相當(dāng)于在原提示電路的基礎(chǔ)上添加一邏輯電路，比如說(shuō)，在圖1中的提示電路為一非門邏輯電路，此時(shí)，在該電路中加入第二晶體管模塊301，即在原非門邏輯電路中加入另一非門邏輯電路，具體如圖4所示的電路原理圖，在該圖中由兩個(gè)非門邏輯電路組成，并且兩個(gè)非門邏輯電路之間為串聯(lián)連接，非門邏輯電路的一端與CPU管腳接口 105連接，另一端則與第一提示單元101連接，當(dāng)用戶將存儲(chǔ)卡插入第一卡槽104中時(shí)，此時(shí)，CPU將輸出一高電平信號(hào)，當(dāng)經(jīng)過(guò)第二晶體管模塊301之后，該高電平信號(hào)將被轉(zhuǎn)換為低電平信號(hào)，并且該低電平信號(hào)將傳輸?shù)降谝痪w管模塊103，然后該第一晶體管模塊103將該低電平信號(hào)轉(zhuǎn)換為高電平信號(hào)，最后將該高電平信號(hào)傳輸?shù)降谝惶崾締卧?03，從而第一提示單元103在接收到該高電平信號(hào)之后，該第一提示單元103將生成一提示信息，從而提示該用戶該第一卡槽104是否可用。
[0064]很明顯，在本發(fā)明實(shí)施例中第一晶體管模塊103以及第二晶體管模塊301都是起到了對(duì)信號(hào)的反向處理作用，相當(dāng)于非門邏輯電路。
[0065]進(jìn)一步，在本發(fā)明實(shí)施例中，在該電路中還可以是將兩種提示方式合并在一起，從而形成一完整的提示電路。
[0066]如圖5所示為本發(fā)明實(shí)施例一種提示電路圖，該電路包括了:
[0067]第二提示單元501，一端與電源102的正極連接；
[0068]第三晶體管模塊502，第三晶體管模塊502的第一端與所述電源102的正極連接，第三晶體管模塊502的第二端與電源102的負(fù)極連接，第三晶體管模塊的第三端與第四晶體管模塊503第一端連接；
[0069]第四晶體管模塊503，第四晶體管模塊503的第一端與電源102以及第三晶體模塊502的第三端連接，第四晶體管模塊503的第二端與電源102的負(fù)極連接，第四晶體管模塊503的第三端與所述CPU管腳接口 105連接。
[0070]其中，在所述CPU管腳接口 105為低電平且所述第一卡槽104中插入第一存儲(chǔ)卡時(shí)，則所述第一提示單元101輸出一第一提示信息，以提示用戶所述第一卡槽104不可用，所述CPU管腳接口 105為高電平且所述第一卡槽104中插入第一存儲(chǔ)卡時(shí)，則所述第二提示單元501輸出一第二提示信息，以提示用戶所述第一卡槽可用。
[0071]具體來(lái)講，在該電路中，第一提示單元101與第二提示單元501都為發(fā)光二極管，但是第一提示單元101為紅色發(fā)光二極管，第二提示單元501為綠色發(fā)光二極管，當(dāng)?shù)谝豢ú?04中未插入任何存儲(chǔ)卡或者其他設(shè)備時(shí)，該第一提示單元101以及第二提示單元501將不會(huì)有任何的提示信息生成。
[0072]當(dāng)用戶將存儲(chǔ)卡或者其他可以插入第一卡槽104中的外設(shè)卡時(shí)，則該電路將會(huì)有對(duì)應(yīng)的提示信息生成，當(dāng)CPU未安裝時(shí)，則該CPU管腳接口 105將會(huì)有一低電平信號(hào)的生成，并且該低電平信號(hào)將通過(guò)第四晶體管模塊503以及第三晶體管模塊502的信號(hào)轉(zhuǎn)換之后，該第二提示單元501將會(huì)接收到一低電平信號(hào)，所以該第二提示單元501將不會(huì)有任何的提示信息生成，同時(shí)該低電平信號(hào)還將經(jīng)過(guò)第二晶體管模塊301以及第一晶體管模塊103的信號(hào)轉(zhuǎn)換，在轉(zhuǎn)換之后，該第一晶體管模塊103將輸出一高電平信號(hào)，該第一提示單兀101將接收到一高電平信號(hào)，所以該第一提不單兀101將對(duì)應(yīng)的生成一第一提不信號(hào),該第一提示信號(hào)用于提示用戶該第一卡槽104不可用。
[0073]該提示信號(hào)的生成過(guò)程可以用一下邏輯電路來(lái)進(jìn)行說(shuō)明，首先來(lái)說(shuō)，在該電路中，該CPU管腳接口 105連接一非門電路(如圖6所示)，然后該非門電路的另一端連接第二提示單元501，當(dāng)有CPU安裝時(shí)，該CPU管腳接口 105 (圖6中的A點(diǎn))為低電平信號(hào)時(shí)，該低電平信號(hào)經(jīng)過(guò)非門邏輯電路轉(zhuǎn)換為高電平信號(hào)，從而該第二提示單元501將接收到一高電平信號(hào)，當(dāng)用戶在第一卡槽中插入存儲(chǔ)卡時(shí)，該第二提示單元501將生成一提示信息，該提示信號(hào)用于提示用該第一卡槽104為可用的卡槽，當(dāng)然用戶若是不在第一卡槽104中插入存儲(chǔ)卡，則不會(huì)有任何的提示信息生成。
[0074]當(dāng)然，當(dāng)CPU未安裝時(shí)，則該CPU管腳接口 105將輸出一高電平信號(hào)，從而該高電平信號(hào)通過(guò)一非門邏輯電路之后，該非門邏輯電路將對(duì)應(yīng)的生成一低電平信號(hào)，進(jìn)而第二提示單元501將接收到一低電平信號(hào),此時(shí),第二提示單元501也可以是不生成任何的提示信息。
[0075]對(duì)于第一提示單元101，當(dāng)該電子設(shè)備中安裝了 CPU之后，該第一提示單元101將不會(huì)有任何的提示信息生成，當(dāng)該電子設(shè)備中未安裝CPU時(shí)，該CPU管腳接口 105將生成一高電平信號(hào)(如圖7所示的A點(diǎn))，該高電平信號(hào)將傳輸?shù)揭慌c門邏輯電路，然后，用戶若是為將存儲(chǔ)卡插入到第一卡槽104中時(shí)，則在第一卡槽104上將生成一高電平信號(hào)(如圖7所示的B點(diǎn))，然后該高電平信號(hào)將通過(guò)一非門邏輯電路，然后該非門邏輯電路將高電平信號(hào)轉(zhuǎn)換為低電平信號(hào)，然后將該低電平信號(hào)傳輸?shù)脚c門邏輯電路，然后通過(guò)該與門邏輯電路輸出該低電平信號(hào)到第一提示單元101，由于第一提示單元101收到的是低電平信號(hào)，所以第一提示單元101將不會(huì)生成提示信息。
[0076]當(dāng)用戶在第一卡槽中插入對(duì)應(yīng)的存儲(chǔ)卡之后，該電路中的第一卡槽將生成一低電平信號(hào)，然后經(jīng)過(guò)非門邏輯電路之后，該非門邏輯電路將生成一高電平信號(hào)，并且將該高電平信號(hào)輸出到與門邏輯電路。從而與門邏輯電路在接收到兩個(gè)高電平信號(hào)之后，該與門邏輯電路也將對(duì)應(yīng)的輸出一高電平信號(hào)，最后將該高電平信號(hào)輸出到第一提示單元101，從而第一提示單元101將生成一提示信號(hào)，該提示信號(hào)用于提示用戶該第一卡槽104不可用。圖8為該電路中提示信號(hào)生成的真值表，該真值表能夠用于表示該與非門邏輯電路的信號(hào)處理過(guò)程，其中，A表征CPU管腳接口 105，B表征第一卡槽104，X為第二提示單元101，Y為第二提示單元501，I表征高電平并且未安裝CPU ；0低電平并且安裝有CPU。
[0077]進(jìn)一步，為了提示電路的應(yīng)用更加廣泛，并且提示電路能夠及時(shí)的給予用戶提示，因此，該提示電路還可以應(yīng)用到一擴(kuò)展卡中，如圖9所示為本發(fā)明實(shí)施例中該提示電路應(yīng)用到擴(kuò)展卡的電路圖，該電路圖包括:
[0078]第一提示單元901;
[0079]第二提示單元902 ；
[0080]擴(kuò)展卡903 ；
[0081]其中，第一提示單元901的一端連接一電阻，然后與擴(kuò)展卡903上的第二卡槽904連接，第一提示單元901的另一端與另一電阻連接的一端連接，然后該電阻的另一端與擴(kuò)展卡903的接口處連接，同理，該擴(kuò)展卡903上的第二提示單元902與第一提示單元901在擴(kuò)展卡903上的連接方式相同，在此不做贅述。[0082]另外，該提示電路設(shè)置在擴(kuò)展卡903上的提示信號(hào)生成原理以及提示的方式與前面所述的提示電路相同，因此在此也不做贅述。
[0083]進(jìn)一步，該提示電路還可以是在第一提示單元901與第二卡槽904之間以及第二提示單元902與第二卡槽904之間設(shè)置開(kāi)關(guān)，該開(kāi)關(guān)可以用于根據(jù)用戶的選擇進(jìn)行提示，具體連接結(jié)構(gòu)如圖10所示。
[0084]該開(kāi)關(guān)114設(shè)置在擴(kuò)展卡904上，并且設(shè)置與第一提示單元901的電路回路中，開(kāi)關(guān)115設(shè)置在擴(kuò)展卡904上，并且設(shè)置與第二提示單元902的電路回路中。從而該提示電路可以根據(jù)用戶的需求來(lái)做對(duì)應(yīng)的提示。
[0085]另外，本發(fā)明實(shí)施例還提供了一種提示電路，如圖11所示為本發(fā)明實(shí)施例另一提示電路示意圖，該電路包括:
[0086]第一提示單元120 ；
[0087]第二提示單元121 ；
[0088]基板控制器BMC122，所述基板控制器122的第一信號(hào)輸入端與所述CPU管腳接口105連接，第二信號(hào)輸入端與所述第一卡槽104的所述第一端連接，第一信號(hào)輸出端與所述第一提示單元120連接，第二信號(hào)輸出端與所述第二提示單元121連接；
[0089]其中，當(dāng)所述第一信號(hào)輸入端輸入第電平信號(hào)，并且在所述第二信號(hào)輸入端輸入高電平信號(hào)或低電平時(shí)，則所述第一提示單元120生成提示信號(hào)；當(dāng)所述第一信號(hào)輸入端輸入高電平信號(hào)，所述第二信號(hào)輸入端輸入低電平信號(hào)時(shí)，所述第二提示單元121生成信號(hào)。此處，基板控制器122的提示信號(hào)的生成原理與圖5中的實(shí)現(xiàn)原理相同，因此，在此不做贅述。
[0090]對(duì)應(yīng)本發(fā)明實(shí)施例中的一種提示電路，本發(fā)明實(shí)施例還提供了一種電子設(shè)備，如圖12為本發(fā)明實(shí)施例一種電子設(shè)備的具體結(jié)構(gòu)示意圖，該電子設(shè)備包括一電源133、CPU管腳接口 134、第一卡槽135，其中，第一卡槽135的第一端與低電位點(diǎn)連接，所述電子設(shè)備還包括:
[0091]第一提示單元131，一端與所述電源133正極連接；
[0092]第一晶體管模塊132，所述第一晶體模塊132的第一端與所述第一提示單元131連接，所述第一晶體管模塊132的第二端與所述第一卡槽135的所述第一端連接，所述第一晶體模塊132的第三端與所述CPU管腳接口 134連接；
[0093]其中，在所述CPU管腳接口 134為低電平且所述第一卡槽中135插入第一存儲(chǔ)卡時(shí)，則所述第一提示單元131輸出一第一提示信息，以提示用戶所述第一卡槽135是否可用。
[0094]對(duì)應(yīng)本發(fā)明實(shí)施例中的一種提示電路，本發(fā)明實(shí)施例還提供了另一種電子設(shè)備，如圖13為本發(fā)明實(shí)施例另一種電子設(shè)備的具體結(jié)構(gòu)示意圖，所述第一電子設(shè)備，所述第一電子設(shè)備包括一電源144以及一 CPU管腳接口 145、第一卡槽146，其中，所述第一卡槽146的第一端與低電位點(diǎn)連接，所述電子設(shè)備還包括:
[0095]第一提示單元141 ；
[0096]第二提示單元142 ；
[0097]基板控制器BMC143，所述基板控制器143的第一信號(hào)輸入端與所述CPU管腳接口145連接，第二信號(hào)輸入端與所述第一卡槽146的所述第一端連接，第一信號(hào)輸出端與所述第一提示單元141連接，第二信號(hào)輸出端與所述第二提示單元142連接；
[0098]其中，當(dāng)所述第一信號(hào)輸入端輸入第電平信號(hào)，并且在所述第二信號(hào)輸入端輸入高電平信號(hào)或低電平時(shí)，則所述第一提示單元141生成提示信號(hào)；當(dāng)所述第一信號(hào)輸入端輸入高電平信號(hào)，所述第二信號(hào)輸入端輸入低電平信號(hào)時(shí)，所述第二提示單元142生成信號(hào)。
[0099]本發(fā)明提供的一個(gè)或者多個(gè)實(shí)施例至少存在如下技術(shù)效果或優(yōu)點(diǎn):
[0100]通過(guò)本發(fā)明實(shí)施例提供的一種提示電路可以在電子設(shè)備設(shè)置有2個(gè)或者2個(gè)以上處理器系統(tǒng)，對(duì)于未安裝處理器的卡槽或者內(nèi)存時(shí)，該電路能夠有效及時(shí)的生成一提示信號(hào)，用戶可以根據(jù)該提示信號(hào)確定該卡槽或者是該內(nèi)存是否內(nèi)被支持，從而解決了現(xiàn)有技術(shù)中對(duì)于包括多個(gè)處理器的系統(tǒng)，當(dāng)未安裝全部的處理器時(shí)，對(duì)應(yīng)未安裝的處理器PCIE擴(kuò)展槽會(huì)沒(méi)有PCIE信號(hào)，無(wú)法支持PCIE設(shè)備以及內(nèi)存槽無(wú)法支持內(nèi)存，從而電子設(shè)備不能給出對(duì)應(yīng)的提示信號(hào)的技術(shù)問(wèn)題。進(jìn)而實(shí)現(xiàn)了在電子設(shè)備設(shè)置有2個(gè)或者2個(gè)以上處理器系統(tǒng)，對(duì)于未安裝處理器的卡槽或者內(nèi)存時(shí)，能夠?qū)崿F(xiàn)對(duì)該卡槽進(jìn)行有效的提示該卡槽是否可用。
[0101]本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)明白，本發(fā)明的實(shí)施例可提供為方法、系統(tǒng)、或計(jì)算機(jī)程序產(chǎn)品。因此，本發(fā)明可采用完全硬件實(shí)施例、完全軟件實(shí)施例、或結(jié)合軟件和硬件方面的實(shí)施例的形式。而且，本發(fā)明可采用在一個(gè)或多個(gè)其中包含有計(jì)算機(jī)可用程序代碼的計(jì)算機(jī)可用存儲(chǔ)介質(zhì)(包括但不限于磁盤存儲(chǔ)器、CD-ROM、光學(xué)存儲(chǔ)器等)上實(shí)施的計(jì)算機(jī)程序產(chǎn)品的形式。
[0102]本發(fā)明是參照根據(jù)本發(fā)明實(shí)施例的方法、設(shè)備(系統(tǒng))、和計(jì)算機(jī)程序產(chǎn)品的流程圖和/或方框圖來(lái)描述的。應(yīng)理解可由計(jì)算機(jī)程序指令實(shí)現(xiàn)流程圖和/或方框圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結(jié)合?？商峁┻@些計(jì)算機(jī)程序指令到通用計(jì)算機(jī)、專用計(jì)算機(jī)、嵌入式處理機(jī)或其他可編程數(shù)據(jù)處理設(shè)備的處理器以產(chǎn)生一個(gè)機(jī)器，使得通過(guò)計(jì)算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備的處理器執(zhí)行的指令產(chǎn)生用于實(shí)現(xiàn)在流程圖一個(gè)流程或多個(gè)流程和/或方框圖一個(gè)方框或多個(gè)方框中指定的功能的裝置。
[0103]這些計(jì)算機(jī)程序指令也可存儲(chǔ)在能引導(dǎo)計(jì)算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備以特定方式工作的計(jì)算機(jī)可讀存儲(chǔ)器中，使得存儲(chǔ)在該計(jì)算機(jī)可讀存儲(chǔ)器中的指令產(chǎn)生包括指令裝置的制造品，該指令裝置實(shí)現(xiàn)在流程圖一個(gè)流程或多個(gè)流程和/或方框圖一個(gè)方框或多個(gè)方框中指定的功能。
[0104]這些計(jì)算機(jī)程序指令也可裝載到計(jì)算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備上，使得在計(jì)算機(jī)或其他可編程設(shè)備上執(zhí)行一系列操作步驟以產(chǎn)生計(jì)算機(jī)實(shí)現(xiàn)的處理，從而在計(jì)算機(jī)或其他可編程設(shè)備上執(zhí)行的指令提供用于實(shí)現(xiàn)在流程圖一個(gè)流程或多個(gè)流程和/或方框圖一個(gè)方框或多個(gè)方框中指定的功能的步驟。
[0105]盡管已描述了本發(fā)明的優(yōu)選實(shí)施例，但本領(lǐng)域內(nèi)的技術(shù)人員一旦得知了基本創(chuàng)造性概念，則可對(duì)這些實(shí)施例作出另外的變更和修改。所以，所附權(quán)利要求意欲解釋為包括優(yōu)選實(shí)施例以及落入本發(fā)明范圍的所有變更和修改。
[0106]顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
【權(quán)利要求】
1.一種提示電路，應(yīng)用于一第一電子設(shè)備，所述第一電子設(shè)備包括一電源以及一CPU管腳接口、第一卡槽，其中，所述第一卡槽的第一端與低電位點(diǎn)連接，其特征在于，所述電路包括: 第一提示單元，一端與所述電源正極連接； 第一晶體管模塊，所述第一晶體模塊的第一端與所述第一提示單元連接，所述第一晶體管模塊的第二端與所述第一卡槽的所述第一端連接，所述第一晶體模塊的第三端與所述CPU管腳接口連接； 其中，在所述CPU管腳接口為低電平且所述第一卡槽中插入第一存儲(chǔ)卡時(shí)，則所述第一提示單元輸出一第一提示信息，以提示用戶所述第一卡槽是否可用。
2.如權(quán)利要求1所述的電路，其特征在于，所述電路還包括: 第二晶體管模塊，所述第二晶體管模塊的第一端與一電源正極以及所述第一晶體模塊的第三端連接，所述第二晶體管模塊的第二端與所述電源的負(fù)極連接，所述第二晶體管模塊的第三端與所述CPU管腳接口連接； 其中，所述CPU管腳接口為高電平且所述第一卡槽中插入第一存儲(chǔ)卡時(shí)，則所述第一提示單元輸出一第二提示信息，以提示用戶所述第一卡槽是否可用。
3.如權(quán)利要求2所述的電路，其特征在于，所述電路還包括: 第二提示單元，一端與所述電源的正極連接； 第三晶體管模塊，所述第三晶體管模塊的第一端與所述電源的正極連接，所述第三晶體管模塊的第二端與所述電源的負(fù)極連接，所述第三晶體管模塊的第三端與第四晶體管模塊第一端連接； 第四晶體管模塊，所述第四晶體管模塊的第一端與電源以及所述第三晶體模塊的第三端連接，所述第四晶體管模塊的第二端與所述電源的負(fù)極連接，所述第四晶體管模塊的第三端與所述CPU管腳接口連接； 其中，在所述CPU管腳接口為低電平且所述第一卡槽中插入第一存儲(chǔ)卡時(shí)，則所述第一提示單元輸出一第一提示信息，以提示用戶所述第一卡槽不可用，所述CPU管腳接口為高電平且所述第一卡槽中插入第一存儲(chǔ)卡時(shí)，則所述第二提示單元輸出一第二提示信息，以提示用戶所述第一卡槽可用。
4.如權(quán)利要求1~3任一權(quán)項(xiàng)所述的電路，其特征在于，所述第一晶體管模塊和所述第二晶體管模塊和所述第三晶體管模塊和第四晶體管模塊和所述第一晶體管模塊的所述第一端為晶體管漏極，所述第二端為晶體管源極，所述第三端為晶體管柵極。
5.如權(quán)利要求4所述的電路，其特征在于，所述電路還包括: 時(shí)間控制單元，與所述第一提示單元以及所述第二提示單元連接，用于根據(jù)預(yù)設(shè)時(shí)間將所述第一提示單元以及所述第二提示單元關(guān)閉。
6.—種電路,其特征在于,應(yīng)用于一第一電子設(shè)備，所述第一電子設(shè)備包括一電源以及一 CPU管腳接口、第一卡槽，其中，所述第一卡槽的第一端與低電位點(diǎn)連接，所述電路包括: 第一提示單元； 第二提示單元； 基板控制器BMC，所述基板控制器的第一信號(hào)輸入端與所述CPU管腳接口連接，第二信號(hào)輸入端與所述第一卡槽的所述第一端連接，第一信號(hào)輸出端與所述第一提示單元連接，第二信號(hào)輸出端與所述第二提示單元連接； 其中，當(dāng)所述第一信號(hào)輸入端輸入第電平信號(hào)，并且在所述第二信號(hào)輸入端輸入高電平信號(hào)或低電平時(shí)，則所述第一提示單元生成提示信號(hào)；當(dāng)所述第一信號(hào)輸入端輸入高電平信號(hào)，所述第二信號(hào)輸入端輸入低電平信號(hào)時(shí)，所述第二提示單元生成信號(hào)。
7.如權(quán)利要求6所述的電路，其特征在于，所述電路還包括: 時(shí)間控制單元，與所述第一提示單元以及所述第二提示單元連接，用于根據(jù)預(yù)設(shè)的時(shí)間關(guān)閉所述第一提示單元以及所述第二提示單元。
8.一種電子設(shè)備，其特征在于，所述電子設(shè)備包括一電源、CPU管腳接口、第一卡槽，其中，所述第一卡槽的第一端與低電位點(diǎn)連接，所述電子設(shè)備還包括: 第一提示單元，一端與所述電源正極連接； 第一晶體管模塊，所述第一晶體模塊的第一端與所述第一提示單元連接，所述第一晶體管模塊的第二端與所述第一卡槽的所述第一端連接，所述第一晶體模塊的第三端與所述CPU管腳接口連接； 其中，在所述CPU管腳接口為低電平且所述第一卡槽中插入第一存儲(chǔ)卡時(shí)，則所述第一提示單元輸出一第一提示信息，以提示用戶所述第一卡槽是否可用。
9.一種電子設(shè)備，其特征在于，所述第一電子設(shè)備，所述第一電子設(shè)備包括一電源以及一 CPU管腳接口、第一卡槽，其中，所述第一卡槽的第一端與低電位點(diǎn)連接，所述電子設(shè)備還包括: 第一提示單元； 第二提示單元； 基板控制器BMC，所述基板控制器的第一信號(hào)輸入端與所述CPU管腳接口連接，第二信號(hào)輸入端與所述第一卡槽的所述第一端連接，第一信號(hào)輸出端與所述第一提示單元連接，第二信號(hào)輸出端與所述第二提示單元連接； 其中，當(dāng)所述第一信號(hào)輸入端輸入第電平信號(hào)，并且在所述第二信號(hào)輸入端輸入高電平信號(hào)或低電平時(shí)，則所述第一提示單元生成提示信號(hào)；當(dāng)所述第一信號(hào)輸入端輸入高電平信號(hào)，所述第二信號(hào)輸入端輸入低電平信 號(hào)時(shí)，所述第二提示單元生成信號(hào)。
【文檔編號(hào)】G06F11/32GK103810079SQ201210454940
【公開(kāi)日】2014年5月21日 申請(qǐng)日期:2012年11月13日 優(yōu)先權(quán)日:2012年11月13日
【發(fā)明者】張平, 王軍 申請(qǐng)人:聯(lián)想(北京)有限公司