專利名稱：一種外設(shè)接口的擴(kuò)展裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種外設(shè)接口的擴(kuò)展裝置和方法。
背景技術(shù)：
隨著科學(xué)技術(shù)的進(jìn)步和芯片工藝水平的不斷提升，越來越多的SOC芯片為用戶提供了性能更高，集成度更好，成本更低的單芯片解決方案。雖然這些SOC芯片本身已經(jīng)集成了豐富的外設(shè)接口，但由于IO接口數(shù)量的限制或是應(yīng)用場合的需要或是新外設(shè)接口的出現(xiàn)，在很多情況下，僅通過SOC芯片提供的外設(shè)接口還是不足以搭建一個(gè)復(fù)雜的電子系統(tǒng)。例如SOC芯片的部分引腳的第一功能已經(jīng)使用，造成作第二功能的外設(shè)接口沒法使用。或是GPIO的數(shù)量不夠，或是UART的接口不足，或是缺少新外設(shè)接口等。這會限制SOC芯片的應(yīng)用場合，縮短SOC芯片的產(chǎn)品周期?，F(xiàn)有的情況是，一般是通過外接一個(gè)專用的接口擴(kuò)展芯片實(shí)現(xiàn)SPI擴(kuò)展GPIO或UART的功能。這種方案擴(kuò)展的接口類型有限，一般只有GPIO和UART。對于GPIO和UART之外的接口擴(kuò)展需求無能為力，擴(kuò)展的數(shù)量也受專用的接口擴(kuò)展芯片的限制。此外，也有利用SPI外接一個(gè)帶單片機(jī)的芯片，再通過單片機(jī)自帶的外設(shè)接口來完成外設(shè)的擴(kuò)展，這種方式受所選單片機(jī)的限制，可擴(kuò)展的接口有限，并且要額外對單片機(jī)進(jìn)行操作，增加開發(fā)周期。

發(fā)明內(nèi)容
為解決上述技術(shù)問題，本發(fā)明提供解決方案是提供一種外設(shè)接口的擴(kuò)展裝置，包括主控芯片以及擴(kuò)展芯片，所述主控芯片包含有至少一個(gè)主SPI，所述擴(kuò)展芯片包括至少一個(gè)從SPI、SPI2APB模塊以及多個(gè)外設(shè)模塊；所述至少一個(gè)從SPI與主控芯片的主SPI通過SCLK、MOSI、MISO和SS_n四根信號線對應(yīng)連接；所述SPI2APB模塊分別與所述從SPI以及ABP總線相連；所述多個(gè)外設(shè)模塊通過APB接口與所述ABP總線相連接；所述主控芯片用于對主SPI進(jìn)行配置；所述主SPI用于當(dāng)完成配置時(shí)選通從SPI，對從SPI進(jìn)行讀寫操作；所述SPI2APB模塊用于接收并解析來自從SPI的SPI信號，將SPI信號分拆成命令信號、地址信號及數(shù)據(jù)信號；APB總線用于根據(jù)地址信號進(jìn)行譯碼，選通與地址信號對應(yīng)的外設(shè)模塊并對選通的外設(shè)模塊進(jìn)行寄存器讀寫操作；所述外設(shè)模塊用于根據(jù)所述寄存器讀寫操作執(zhí)行其功能任務(wù)。其中，所述擴(kuò)展芯片為可編程邏輯器件或者ASIC芯片，所述可編程邏輯器件為FPGA 或者 CPLD。其中，所述外設(shè)模塊為GPIO控制器、UART控制器、I2C控制器或其它APB接口的外設(shè)控制器。本發(fā)明提供的另一個(gè)技術(shù)方案是提供一種外設(shè)接口的擴(kuò)展方法，運(yùn)行于所述的外設(shè)接口的擴(kuò)展裝置中，包括主控芯片對主SPI進(jìn)行配置；主SPI當(dāng)完成配置時(shí)選通擴(kuò)展芯片的從SPIjfWSPI進(jìn)行讀寫操作；SPI2APB模塊接收并解析從SPI發(fā)送的SPI信號，將SPI信號分拆成命令信號、地址信號及數(shù)據(jù)信號；APB總線根據(jù)地址信號進(jìn)行譯碼，選通與地址信號對應(yīng)的外設(shè)模塊并對選通的外設(shè)模塊進(jìn)行寄存器讀寫操作；外設(shè)模塊根據(jù)所述寄存器讀寫操作執(zhí)行其功能任務(wù)。其中，所述擴(kuò)展芯片為可編程邏輯器件或者ASIC芯片，所述可編程邏輯器件為FPGA 或者 CPLD。其中，所述外設(shè)模塊為GPIO控制器、UART控制器、I2C控制器或其它APB接口的外設(shè)控制器。本發(fā)明的有益效果是通過在可編程邏輯器件或ASIC芯片上實(shí)現(xiàn)SPI到APB總線的轉(zhuǎn)換，并在APB總線上掛接各種所需的APB接口的IP模塊，方便地復(fù)用了已有的APB接口的IP模塊，實(shí)現(xiàn)了 SPI轉(zhuǎn)GPIO，SPI轉(zhuǎn)UART和SPI轉(zhuǎn)I2C等功能，解決了主控芯片IO不足或是外設(shè)模塊不夠或是沒有新外設(shè)接口的問題，擴(kuò)大了主控芯片的應(yīng)用場合，延長了主控芯片的產(chǎn)品周期。


圖I是本發(fā)明一實(shí)施方式中一種外設(shè)接口的擴(kuò)展裝置的結(jié)構(gòu)框圖；圖2是本發(fā)明一實(shí)施方式中主SPI與從SPI的連接示意圖；圖3是本發(fā)明一實(shí)施方式中一種外設(shè)接口的擴(kuò)展方法的流程圖。主要元件符號說明擴(kuò)展裝置100 ;主控芯片10 ;擴(kuò)展芯片20 ;主SPI 11;從SPI 21 ;SPI2APB模塊22 ;GPIO控制器23 I ；UART控制器232 ；I2C控制器233。
具體實(shí)施例方式為詳細(xì)說明本發(fā)明的技術(shù)內(nèi)容、構(gòu)造特征、所實(shí)現(xiàn)目的及效果，以下結(jié)合實(shí)施方式并配合附圖詳予說明。請參閱圖1，是本發(fā)明一實(shí)施方式中一種外設(shè)接口的擴(kuò)展裝置的結(jié)構(gòu)框圖。一種外設(shè)接口的擴(kuò)展裝置100包括主控芯片10以及擴(kuò)展芯片20，所述擴(kuò)展芯片20為可編程邏輯器件或者ASIC芯片，所述可編程邏輯器件為FPGA或者CPLD。所述主控芯片10包含至少一個(gè)主SPI11，所述擴(kuò)展芯片20包括至少一個(gè)從SPI21、SPI2APB模塊22以及多個(gè)外設(shè)模塊，在本實(shí)施方式中，所述外設(shè)模塊為GPIO控制器231、UART控制器232、I2C控制器233或其它APB接口的外設(shè)控制器。請參閱圖2，是本發(fā)明一實(shí)施方式中主SPI與從SPI的連接示意圖，所述至少一個(gè)從SPI21與主控芯片10的主SPIll通過SCLK、MOSI、MISO和SS_n四根信號線對應(yīng)連接。所述SPI2APB模塊22分別與所述從SPI21以及ABP總線相連。所述多個(gè)外設(shè)模塊通過APB接口與所述ABP總線相連接。所述主控芯片10用于對主SPIll進(jìn)行配置，所述主SPIll用于當(dāng)完成配置時(shí)選通從SPI21，對從SPI21進(jìn)行讀寫操作。所述SPI2APB模塊22用于接收并解析來自從SPI21的SPI信號，將SPI信號分拆成命令信號、地址信號及數(shù)據(jù)信號。APB總線用于根據(jù)地址信號進(jìn)行譯碼，選通與地址信號對應(yīng)的外設(shè)模塊并對選通的外設(shè)模塊進(jìn)行寄存器讀寫操作。所述外設(shè)模塊用于根據(jù)所述寄存器讀寫操作執(zhí)行其功能任務(wù)。請參閱圖3，是本發(fā)明一實(shí)施方式中一種外設(shè)接口的擴(kuò)展方法的流程圖。
一種外設(shè)接口的擴(kuò)展方法，運(yùn)行于所述外設(shè)接口的擴(kuò)展裝置100中，包括步驟SI、主控芯片對主SPI進(jìn)行配置；步驟S2、主SPI當(dāng)完成配置時(shí)選通擴(kuò)展芯片的從SPI，對從SPI進(jìn)行讀寫操作；步驟S3、SPI2APB模塊接收并解析從SPI發(fā)送的SPI信號，將SPI信號分拆成命令信號、地址信號及數(shù)據(jù)信號；步驟S4、APB總線根據(jù)地址信號進(jìn)行譯碼，選通與地址信號對應(yīng)的外設(shè)模塊并對選通的外設(shè)模塊進(jìn)行寄存器讀寫操作；步驟S5、外設(shè)模塊根據(jù)所述寄存器讀寫操作執(zhí)行其功能任務(wù)。 其中，所述擴(kuò)展芯片20為可編程邏輯器件或者ASIC芯片，所述可編程邏輯器件為FPGA或者CPLD。所述外設(shè)模塊為GPIO控制器、UART控制器、I2C控制器或其它APB接口的外設(shè)控制器。本發(fā)明的有益效果是通過在可編程邏輯器件或ASIC芯片上實(shí)現(xiàn)SPI到APB總線的轉(zhuǎn)換，并在APB總線上掛接各種所需的APB接口的外設(shè)模塊，方便地復(fù)用了已有的APB接口的外設(shè)模塊，實(shí)現(xiàn)了 SPI轉(zhuǎn)GPIO，SPI轉(zhuǎn)UART和SPI轉(zhuǎn)I2C等功能，解決了主控芯片IO不足或是外設(shè)模塊不夠或是沒有新外設(shè)接口的問題，擴(kuò)大了主控芯片的應(yīng)用場合，延長了主控芯片的產(chǎn)品周期。以上所述僅為本發(fā)明的實(shí)施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種外設(shè)接口的擴(kuò)展裝置，其特征在于，包括主控芯片以及擴(kuò)展芯片，所述主控芯片包含有至少一個(gè)主SPI，所述擴(kuò)展芯片包括至少一個(gè)從SPI、SPI2APB模塊以及多個(gè)外設(shè)模塊；所述至少一個(gè)從SPI與主控芯片的主SPI通過SCLK、MOSI、MISO和SS_n四根信號線對應(yīng)連接；所述SPI2APB模塊分別與所述從SPI以及ABP總線相連；所述多個(gè)外設(shè)模塊通過 APB接口與所述ABP總線相連接；所述主控芯片用于對主SPI進(jìn)行配置；所述主SPI用于當(dāng)完成配置時(shí)選通從SPI，對從SPI進(jìn)行讀寫操作；所述SPI2APB模塊用于接收并解析來自從SPI的SPI信號，將SPI信號分拆成命令信號、地址信號及數(shù)據(jù)信號；APB總線用于根據(jù)地址信號進(jìn)行譯碼，選通與地址信號對應(yīng)的外設(shè)模塊并對選通的外設(shè)模塊進(jìn)行寄存器讀寫操作；所述外設(shè)模塊用于根據(jù)所述寄存器讀寫操作執(zhí)行其功能任務(wù)。
2.根據(jù)權(quán)利要求I所述的一種外設(shè)接口與的擴(kuò)展裝置，其特征在于，所述擴(kuò)展芯片為可編程邏輯器件或者ASIC芯片，所述可編程邏輯器件為FPGA或者CPLD。
3.根據(jù)權(quán)利要求I所述的一種外設(shè)接口與的擴(kuò)展裝置，其特征在于，所述外設(shè)模塊為 GPIO控制器、UART控制器、I2C控制器或其它APB接口的外設(shè)控制器。
4.一種外設(shè)接口的擴(kuò)展方法，其特征在于，運(yùn)行于權(quán)利要求1-3任意一項(xiàng)所述的外設(shè)接口的擴(kuò)展裝置中，包括主控芯片對主SPI進(jìn)行配置；主SPI當(dāng)完成配置時(shí)選通擴(kuò)展芯片的從SPIjfW SPI進(jìn)行讀寫操作；SPI2APB模塊接收并解析從SPI發(fā)送的SPI信號，將SPI信號分拆成命令信號、地址信號及數(shù)據(jù)信號；APB總線根據(jù)地址信號進(jìn)行譯碼，選通與地址信號對應(yīng)的外設(shè)模塊并對選通的外設(shè)模塊進(jìn)行寄存器讀寫操作；外設(shè)模塊根據(jù)所述寄存器讀寫操作執(zhí)行其功能任務(wù)。
5.根據(jù)權(quán)利要求4所述的一種外設(shè)接口與的擴(kuò)展方法，其特征在于，所述擴(kuò)展芯片為可編程邏輯器件或者ASIC芯片，所述可編程邏輯器件為FPGA或者CPLD。
6.根據(jù)權(quán)利要求4所述的一種外設(shè)接口與的擴(kuò)展方法，其特征在于，所述外設(shè)模塊為 GPIO控制器、UART控制器、I2C控制器或其它APB接口的外設(shè)控制器。
全文摘要
本發(fā)明公開一種外設(shè)接口的擴(kuò)展方法，包括主控芯片對主SPI進(jìn)行配置；主SPI當(dāng)完成配置時(shí)選通擴(kuò)展芯片的從SPI，對從SPI進(jìn)行讀寫操作；SPI2APB模塊接收并解析從SPI發(fā)送的SPI信號，將SPI信號分拆成命令信號、地址信號及數(shù)據(jù)信號；APB總線根據(jù)地址信號進(jìn)行譯碼，選通與地址信號對應(yīng)的外設(shè)模塊并對選通的外設(shè)模塊進(jìn)行寄存器讀寫操作；外設(shè)模塊根據(jù)所述寄存器讀寫操作執(zhí)行其功能任務(wù)。本發(fā)明還公開一種外設(shè)接口的擴(kuò)展裝置。
文檔編號G06F13/40GK102981996SQ20121049267
公開日2013年3月20日 申請日期2012年11月26日 優(yōu)先權(quán)日2012年11月26日
發(fā)明者陳祖尚 申請人:福州瑞芯微電子有限公司