專利名稱：一種星載高速數(shù)據(jù)串行總線的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及送線設(shè)計，具體涉及一種星載高速數(shù)據(jù)串行總線的設(shè)計方法。
背景技術(shù)：
隨著星載載荷技術(shù)的發(fā)展，載荷探測將實現(xiàn)更高分辨率、更多探測頻段覆蓋、更高靈敏度的技術(shù)。對衛(wèi)星數(shù)傳系統(tǒng)將帶來更高碼速率數(shù)據(jù)下傳的設(shè)計需求。其中高碼速率數(shù)據(jù)傳輸接口設(shè)計是解決高速數(shù)據(jù)下傳的技術(shù)瓶頸之一。目前，星載常規(guī)的高速數(shù)據(jù)傳輸接口設(shè)計多采用LVDS接口，單路傳輸數(shù)據(jù)碼速率最多達到IOOMbps左右；對于數(shù)據(jù)傳輸碼速率達到上Gbps需求的傳輸系統(tǒng)，則需要采用多路LVDS接口并行傳輸形式，這種設(shè)計接口復雜、可靠性差、資源耗費多。

發(fā)明內(nèi)容
為了解決星載高速數(shù)據(jù)傳輸接口設(shè)計的問題，本發(fā)明的目的在于提出星載高速數(shù)據(jù)串行總線的設(shè)計方法，利用本發(fā)明，可方便可靠地實現(xiàn)衛(wèi)星高速數(shù)據(jù)傳輸接口設(shè)計。為了達到上述發(fā)明目的，本發(fā)明為解決其技術(shù)問題所采用的設(shè)計方法是通過自定義數(shù)據(jù)收發(fā)芯片數(shù)據(jù)輸入、輸出使用的有效腳的數(shù)目，以及自定義數(shù)據(jù)收發(fā)芯片工作時鐘頻率，實現(xiàn)不同碼速率數(shù)據(jù)傳輸。根據(jù)本發(fā)明的一個方面，提供一種星載高速數(shù)據(jù)串行總線，包括TLK2711數(shù)據(jù)發(fā)送芯片1、TLK2711數(shù)據(jù)接收芯片2、第一同軸電纜3、以及第二同軸電纜4，所述TLK2711數(shù)據(jù)發(fā)送芯片I通過所述第一同軸電纜3和第二同軸電纜4連接所述TLK2711數(shù)據(jù)接收芯片2，其中，所述TLK2711數(shù)據(jù)發(fā)送芯片I用于數(shù)據(jù)和時鐘等信號的發(fā)送，所述TLK2711數(shù)據(jù)接收芯片2用于數(shù)據(jù)和時鐘等信號的接收，所述第一同軸電纜3用于傳輸差分正信號，所述第二同軸電纜4用于傳輸差分負信號。優(yōu)選地，所述TLK2711數(shù)據(jù)發(fā)送芯片I的芯片數(shù)據(jù)輸入腳TXD0-TXD11為有效數(shù)據(jù)輸入腳，芯片數(shù)據(jù)輸入腳TXD12-TXD15輸入置0，時鐘輸入腳TXCLK輸入時鐘頻率為90MHz。優(yōu)選地，所述TLK2711數(shù)據(jù)接收芯片2的芯片數(shù)據(jù)輸出腳RXD0-RXD11為有效數(shù)據(jù)輸出腳，芯片數(shù)據(jù)輸出腳RXD12-RXD15輸出數(shù)據(jù)不做處理，時鐘輸出腳RXCLK輸出時鐘。根據(jù)本發(fā)明的另一個方面，還提供一種具有星載高速數(shù)據(jù)串行總線的處理器，包括根據(jù)本發(fā)明提供的星載高速數(shù)據(jù)串行總線。根據(jù)本發(fā)明的又一個方面，還提供一種具有星載高速數(shù)據(jù)串行總線的衛(wèi)星數(shù)傳分系統(tǒng)，根據(jù)本發(fā)明提供的具有星載高速數(shù)據(jù)串行總線的處理器。本發(fā)明提出的星載高速數(shù)據(jù)串行總線的設(shè)計方法，能夠很好的解決星載高速數(shù)據(jù)傳輸接口設(shè)計的難題，且可通過自定義數(shù)據(jù)收發(fā)芯片數(shù)據(jù)輸入、輸出使用的有效腳的數(shù)目，以及自定義數(shù)據(jù)收發(fā)芯片工作時鐘頻率，實現(xiàn)不同碼速率數(shù)據(jù)傳輸。該方法已經(jīng)成功的應(yīng)用在高光譜對地觀測衛(wèi)星數(shù)傳系統(tǒng)設(shè)計中，從目前實際應(yīng)用的情況看，該種設(shè)計方法合理、可靠，能夠完成1.08Gbps碼速率的高速數(shù)據(jù)傳輸功能。


通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明的其它特征、目的和優(yōu)點將會變得更明顯:圖1是根據(jù)本發(fā)明提供的星載高速數(shù)據(jù)串行總線的結(jié)構(gòu)示意圖。
具體實施例方式下面結(jié)合具體實施例對本發(fā)明進行詳細說明。以下實施例將有助于本領(lǐng)域的技術(shù)人員進一步理解本發(fā)明，但不以任何形式限制本發(fā)明。應(yīng)當指出的是，對本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進。這些都屬于本發(fā)明的保護范圍。本發(fā)明提供一種星載高速數(shù)據(jù)串行總線。具體地，所述星載高速數(shù)據(jù)串行總線包括TLK2711數(shù)據(jù)發(fā)送芯片1、TLK2711數(shù)據(jù)接收芯片2、第一同軸電纜3、以及第二同軸電纜4，所述TLK2711數(shù)據(jù)發(fā)送芯片I通過所述第一同軸電纜3和第二同軸電纜4連接所述TLK2711數(shù)據(jù)接收芯片2，其中，所述TLK2711數(shù)據(jù)發(fā)送芯片I用于數(shù)據(jù)和時鐘等信號的發(fā)送，所述TLK2711數(shù)據(jù)接收芯片2用于數(shù)據(jù)和時鐘等信號的接收，所述第一同軸電纜3用于傳輸差分正信號，所述第二同軸電纜4用于傳輸差分負信號。更為具體地，所述TLK2711數(shù)據(jù)發(fā)送芯片I的芯片數(shù)據(jù)輸入腳TXD0-TXD11為有效數(shù)據(jù)輸入腳，芯片數(shù)據(jù)輸入腳TXD12-TXD15輸入置0，時鐘輸入腳TXCLK輸入時鐘頻率為90MHz。所述TLK2711數(shù)據(jù)接收芯片2的芯片數(shù)據(jù)輸出腳RXD0-RXD11為有效數(shù)據(jù)輸出腳，芯片數(shù)據(jù)輸出腳RXD12-RXD15輸出數(shù)據(jù)不做處理，時鐘輸出腳RXCLK輸出時鐘。進一步地，本發(fā)明還提供一種具有星載高速數(shù)據(jù)串行總線的處理器。具體地，所述具有星載高速數(shù)據(jù)串行總線的處理器包括星載高速數(shù)據(jù)串行總線，其中，所述星載高速數(shù)據(jù)串行總線包括TLK2711數(shù)據(jù)發(fā)送芯片1、TLK2711數(shù)據(jù)接收芯片2、第一同軸電纜3、以及第二同軸電纜4，所述TLK2711數(shù)據(jù)發(fā)送芯片I通過所述第一同軸電纜3和第二同軸電纜4連接所述TLK2711數(shù)據(jù)接收芯片2，其中，所述TLK2711數(shù)據(jù)發(fā)送芯片I用于數(shù)據(jù)和時鐘等信號的發(fā)送，所述TLK2711數(shù)據(jù)接收芯片2用于數(shù)據(jù)和時鐘等信號的接收，所述第一同軸電纜3用于傳輸差分正信號，所述第二同軸電纜4用于傳輸差分負信號。優(yōu)選地，所述TLK2711數(shù)據(jù)發(fā)送芯片I的芯片數(shù)據(jù)輸入腳TXD0-TXD11為有效數(shù)據(jù)輸入腳，芯片數(shù)據(jù)輸入腳TXD12-TXD15輸入置0，時鐘輸入腳TXCLK輸入時鐘頻率為90MHz。所述TLK2711數(shù)據(jù)接收芯片2的芯片數(shù)據(jù)輸出腳RXD0-RXD11為有效數(shù)據(jù)輸出腳，芯片數(shù)據(jù)輸出腳RXD12-RXD15輸出數(shù)據(jù)不做處理，時鐘輸出腳RXCLK輸出時鐘。更進一步地，本發(fā)明提供一種具有星載高速數(shù)據(jù)串行總線的衛(wèi)星數(shù)傳分系統(tǒng)。具體地，所述衛(wèi)星數(shù)傳分系統(tǒng)包括具有星載高速數(shù)據(jù)串行總線的處理器，所述具有星載高速數(shù)據(jù)串行總線的處理器包括星載高速數(shù)據(jù)串行總線，其中，所述星載高速數(shù)據(jù)串行總線包括TLK2711數(shù)據(jù)發(fā)送芯片1、TLK2711數(shù)據(jù)接收芯片2、第一同軸電纜3、以及第二同軸電纜4，所述TLK2711數(shù)據(jù)發(fā)送芯片I通過所述第一同軸電纜3和第二同軸電纜4連接所述TLK2711數(shù)據(jù)接收芯片2，其中，所述TLK2711數(shù)據(jù)發(fā)送芯片I用于數(shù)據(jù)和時鐘等信號的發(fā)送，所述TLK2711數(shù)據(jù)接收芯片2用于數(shù)據(jù)和時鐘等信號的接收，所述第一同軸電纜3用于傳輸差分正信號，所述第二同軸電纜4用于傳輸差分負信號。優(yōu)選地，所述TLK2711數(shù)據(jù)發(fā)送芯片I的芯片數(shù)據(jù)輸入腳TXD0-TXD11為有效數(shù)據(jù)輸入腳，芯片數(shù)據(jù)輸入腳TXD12-TXD15輸入置O，時鐘輸入腳TXCLK輸入時鐘頻率為90MHz。所述TLK2711數(shù)據(jù)接收芯片2的芯片數(shù)據(jù)輸出腳RXD0-RXD11為有效數(shù)據(jù)輸出腳，芯片數(shù)據(jù)輸出腳RXD12-RXD15輸出數(shù)據(jù)不做處理，時鐘輸出腳RXCLK輸出時鐘。顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明的星載高速數(shù)據(jù)串行總線的設(shè)計進行各種改動和變形而不脫離本發(fā)明的精神和范圍。這樣，倘若這些修改和變形屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變形在內(nèi)。
權(quán)利要求
1.一種星載高速數(shù)據(jù)串行總線，其特征在于，包括TLK2711數(shù)據(jù)發(fā)送芯片(1)、TLK2711數(shù)據(jù)接收芯片(2)、第一同軸電纜(3)、以及第二同軸電纜(4)，所述TLK2711數(shù)據(jù)發(fā)送芯片(I)通過所述第一同軸電纜(3)和第二同軸電纜(4)連接所述TLK2711數(shù)據(jù)接收芯片(2)，其中，所述TLK2711數(shù)據(jù)發(fā)送芯片(I)用于數(shù)據(jù)和時鐘等信號的發(fā)送，所述TLK2711數(shù)據(jù)接收芯片(2)用于數(shù)據(jù)和時鐘等信號的接收，所述第一同軸電纜(3)用于傳輸差分正信號，所述第二同軸電纜(4)用于傳輸差分負信號。
2.按權(quán)利要求1所述的星載高速數(shù)據(jù)串行總線，其特征在于，所述TLK2711數(shù)據(jù)發(fā)送芯片(I)的芯片數(shù)據(jù)輸入腳TXD0-TXD11為有效數(shù)據(jù)輸入腳，芯片數(shù)據(jù)輸入腳TXD12-TXD15輸入置O，時鐘輸入腳TXCLK輸入時鐘頻率為90MHz。
3.按權(quán)利要求1所述的星載高速數(shù)據(jù)串行總線，其特征在于，所述TLK2711數(shù)據(jù)接收芯片(2)的芯片數(shù)據(jù)輸出腳RXD0-RXD11為有效數(shù)據(jù)輸出腳，芯片數(shù)據(jù)輸出腳RXD12-RXD15輸出數(shù)據(jù)不做處理，時鐘輸出腳RXCLK輸出時鐘。
4.一種具有星載高速數(shù)據(jù)串行總線的處理器，其特征在于，包括權(quán)利要求1所述的星載高速數(shù)據(jù)串行總線。
5.一種具有星載高速數(shù)據(jù)串行總線的衛(wèi)星數(shù)傳分系統(tǒng)，其特征在于，包括權(quán)利要求4所述的具有星載高速數(shù)據(jù)串行總線的處理器。
全文摘要
本發(fā)明提供一種星載高速數(shù)據(jù)串行總線，包括TLK2711數(shù)據(jù)發(fā)送芯片(1)、TLK2711數(shù)據(jù)接收芯片(2)、第一同軸電纜(3)、第二同軸電纜(4)。通過TLK2711數(shù)據(jù)發(fā)送芯片(1)發(fā)送數(shù)據(jù)，經(jīng)第一同軸電纜(3)、第二同軸電纜(4)傳輸至TLK2711數(shù)據(jù)接收芯片(2)。自定義了TLK2711數(shù)據(jù)發(fā)送芯片(1)的TXD0-TXD11為有效數(shù)據(jù)輸入腳，TXD12-TXD15輸入置“0”，TXCLK時鐘輸入腳輸入時鐘頻率為90MHz；TLK2711數(shù)據(jù)接收芯片(2)的RXD0-RXD11為有效數(shù)據(jù)輸出腳，RXD12-RXD15輸出腳輸出數(shù)據(jù)不做處理，RXCLK時鐘輸出腳輸出時鐘。采用這種方法能適應(yīng)12位并行傳輸數(shù)據(jù)，數(shù)據(jù)傳輸碼速率達到1.08Gbps。本發(fā)明在衛(wèi)星數(shù)傳分系統(tǒng)綜合處理器中已經(jīng)得到應(yīng)用。
文檔編號G06F13/40GK103092804SQ20121053278
公開日2013年5月8日 申請日期2012年12月11日 優(yōu)先權(quán)日2012年12月11日
發(fā)明者劉波, 史琴, 王燕 申請人:上海衛(wèi)星工程研究所