專利名稱：一種用于高可靠系統(tǒng)的數(shù)據(jù)通訊、比較方法與裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高可靠性計(jì)算機(jī)系統(tǒng)領(lǐng)域，具體來(lái)說(shuō)，是一種用于高可靠系統(tǒng)的數(shù)據(jù)通訊、比較方法與裝置。
背景技術(shù)：
目前可靠性最高的計(jì)算機(jī)系統(tǒng)是二乘二取二系統(tǒng)，具有兩對(duì)(四臺(tái))計(jì)算機(jī)，互為熱備份，當(dāng)一對(duì)計(jì)算機(jī)出現(xiàn)故障或出現(xiàn)錯(cuò)誤時(shí)，則切換到另一對(duì)計(jì)算機(jī)繼續(xù)工作。每對(duì)(兩臺(tái))計(jì)算機(jī)負(fù)責(zé)處理相同任務(wù)，彼此互相進(jìn)行數(shù)據(jù)校驗(yàn)，保證兩臺(tái)計(jì)算機(jī)相同任務(wù)得到的計(jì)算數(shù)據(jù)相同，如不同則視如故障。為了避免單點(diǎn)故障發(fā)生，高可靠計(jì)算機(jī)系統(tǒng)中各裝置均是相同的兩個(gè)，而且執(zhí)行相同任務(wù)。兩對(duì)計(jì)算機(jī)之間，以及每對(duì)中兩臺(tái)計(jì)算機(jī)之間，需要數(shù)據(jù)交換，傳統(tǒng)方法一般采用網(wǎng)絡(luò)通訊的方式交換數(shù)據(jù)，網(wǎng)絡(luò)采用雙網(wǎng)形式以避免單點(diǎn)故障，因此系統(tǒng)規(guī)模較大，結(jié)構(gòu)復(fù)雜，不易小型化，而且手工安裝、連接，質(zhì)量不能得到保證。

發(fā)明內(nèi)容
為了解決上述問(wèn)題，本發(fā)明提供一種用于高可靠系統(tǒng)的數(shù)據(jù)通訊、比較方法，有效降低系統(tǒng)的復(fù)雜度、降低了生產(chǎn)成本，而且提高了系統(tǒng)的可靠性，具體通過(guò)下述步驟實(shí)現(xiàn)步驟一通過(guò)第一總線收發(fā)器與第二總線收發(fā)器分別將兩個(gè)CPU單元處理后的數(shù)據(jù)同時(shí)發(fā)送到第一 FPGA與第二 FPGA中進(jìn)行存儲(chǔ)。步驟二 通過(guò)第一總線收發(fā)器與第二總線收發(fā)器分別將兩個(gè)CPU單元處理后的數(shù)據(jù)同時(shí)發(fā)送到第一 FPGA與第二 FPGA中進(jìn)行存儲(chǔ)；其中，第一 FPGA與第二 FPGA內(nèi)均具有比較單元。步驟三通過(guò)第一 FPGA中的比較單元對(duì)第一 FPGA401內(nèi)存儲(chǔ)的兩個(gè)CPU單元處理后的數(shù)據(jù)進(jìn)行比對(duì)；同時(shí)通過(guò)第二 FPGA中的比較單元對(duì)第二 FPGA內(nèi)存儲(chǔ)的兩個(gè)CPU單元處理后的數(shù)據(jù)進(jìn)行比對(duì)。步驟四第一 FPGA與第二 FPGA中的比較單元比對(duì)結(jié)果判斷；若第一 FPGA內(nèi)的比較單元比對(duì)結(jié)果均相符合，則由第一 FPGA與第二 FPGA中的比較單元輸出反相的方波信號(hào)；若第一 FPGA與第二 FPGA內(nèi)的比較單元中的一個(gè)比對(duì)結(jié)果不相符合，或兩個(gè)比對(duì)結(jié)果均不相符合，則由第一 FPGA與第二 FPGA中的比較單元發(fā)送錯(cuò)誤信號(hào)。步驟五通過(guò)動(dòng)態(tài)電路接收第一 FPGA與第二FPGA內(nèi)比較單元發(fā)送的信號(hào)，通過(guò)第一繼電器充放電控制單元與第二繼電器充放電控制單元控制第一繼電器與第二繼電器的開(kāi)閉；當(dāng)動(dòng)態(tài)電路接收到兩個(gè)反向的方波信號(hào)時(shí)，則通過(guò)第一繼電器充放電控制單元與第二繼電器充放電控制單元控制第一繼電器與第二繼電器中的一個(gè)開(kāi)啟，另一個(gè)關(guān)閉；當(dāng)動(dòng)態(tài)電路接受到一個(gè)或兩個(gè)錯(cuò)誤信號(hào)時(shí)，則通過(guò)第一繼電器充放電控制單元與第二繼電器充放電控制單元控制第一繼電器與第二繼電器均關(guān)閉?；谏鲜龇椒ū景l(fā)明還提供一種用于高可靠系統(tǒng)的數(shù)據(jù)通訊、比較裝置，使高可靠系統(tǒng)中每對(duì)計(jì)算機(jī)之間的雙網(wǎng)通訊、雙數(shù)據(jù)比較功能在單電路板上實(shí)現(xiàn)，具體結(jié)構(gòu)為采用單板式結(jié)構(gòu)，板上安裝有總線收發(fā)器、繼電器充放電控制單元、繼電器以及具有比較單元的FPGA各兩個(gè)，還安裝有一個(gè)動(dòng)態(tài)電路；為便于說(shuō)明，令兩個(gè)總線收發(fā)器分別為第一總線收發(fā)器、第二總線收發(fā)器；兩個(gè)繼電器充放電控制單元分別為第一繼電器充放電控制單元、第二繼電器充放電控制單元；兩個(gè)繼電器分別為第一繼電器、第二繼電器；兩個(gè)FPAG分別為第一 FPGA、第二 FPGA。其中，第一總線收發(fā)器與第二總線收發(fā)器分別用來(lái)獲取外部?jī)蓚€(gè)負(fù)責(zé)同時(shí)計(jì)算處理相同任務(wù)的CPU單元發(fā)送的數(shù)據(jù)；分別將兩個(gè)CPU單元處理后的數(shù)據(jù)同時(shí)發(fā)送到第一FPGA與第二 FPGA中進(jìn)行存儲(chǔ)。第一 FPGA中的比較單元用來(lái)對(duì)第一 FPGA內(nèi)存儲(chǔ)的兩個(gè)CPU單元處理后的數(shù)據(jù)進(jìn)行比對(duì)；第二 FPGA中的比較單元用來(lái)對(duì)第二 FPGA內(nèi)存儲(chǔ)的兩個(gè)CPU單元處理后的數(shù)據(jù)進(jìn)行比對(duì)；若第一 FPGA與第二 FPGA內(nèi)的比較單元比對(duì)結(jié)果均相符合，則由第一 FPGA與第二 FPGA中的比較單元分別向動(dòng)態(tài)電路輸出反相的方波信號(hào)；若第一 FPGA與第二 FPGA內(nèi)的比較單元中的一個(gè)比對(duì)結(jié)果不相符合，或兩個(gè)比對(duì)結(jié)果均不相符合，則由第一 FPGA與第二FPGA中的比較單元向動(dòng)態(tài)電路發(fā)送錯(cuò)誤信號(hào)。當(dāng)動(dòng)態(tài)電路接收到兩個(gè)反向的方波信號(hào)時(shí)，則向第一繼電器充放電控制單元與第二繼電器充放電控制單元分別發(fā)送開(kāi)啟信號(hào)與關(guān)閉信號(hào)，從而通過(guò)第一繼電器充放電控制單元與第二繼電器充放電控制單元分別控制第一繼電器開(kāi)啟、第二繼電器關(guān)閉；當(dāng)動(dòng)態(tài)電路接受到一個(gè)或兩個(gè)錯(cuò)誤信號(hào)時(shí)，則向第一繼電器充放電控制單元與第二繼電器充放電控制單元均發(fā)送關(guān)閉信號(hào)，從而通過(guò)第一繼電器充放電控制單元與第二繼電器充放電控制單元分別控制第一繼電器與第二繼電器關(guān)閉。本發(fā)明的優(yōu)點(diǎn)在于1、本發(fā)明數(shù)據(jù)通訊、比較方法與裝置將傳統(tǒng)的高可靠雙機(jī)系統(tǒng)的通訊網(wǎng)絡(luò)、數(shù)據(jù)比對(duì)設(shè)備、數(shù)據(jù)輸出設(shè)備合并，形成一單一集成電路板，簡(jiǎn)化了雙機(jī)系統(tǒng)結(jié)構(gòu)設(shè)計(jì)，易于批量生產(chǎn)加工，易于保證產(chǎn)品質(zhì)量，不但降低系統(tǒng)的復(fù)雜度、降低了生產(chǎn)成本，而且提高了系統(tǒng)的可靠性；2、本發(fā)明數(shù)據(jù)通訊、比較方法與裝置應(yīng)用到雙機(jī)架構(gòu)的高可靠系統(tǒng)中，可實(shí)現(xiàn)雙機(jī)間的信號(hào)比對(duì)，保證輸出信號(hào)的正確性，實(shí)現(xiàn)系統(tǒng)的高可靠性。


圖1是本發(fā)明數(shù)據(jù)通訊、比較方法流程圖；圖2是本發(fā)明數(shù)據(jù)通訊、比較裝置整體結(jié)構(gòu)框圖。圖中101-第一總線收發(fā)器102-第二總線收發(fā)器201-第一繼電器充202-第二繼電器充放電控制單元放電控制單元301-第一繼電器 302-第二繼電器 401-第一 FPGA402-第二 FPGA
5-動(dòng)態(tài)電路
具體實(shí)施例方式下面將結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說(shuō)明。本發(fā)明提供一種用于高可靠系統(tǒng)的數(shù)據(jù)通訊、比較方法，有效降低系統(tǒng)的復(fù)雜度、降低了生產(chǎn)成本，而且提高了系統(tǒng)的可靠性，如圖1所示，具體通過(guò)下述步驟實(shí)現(xiàn)步驟一通過(guò)第一總線收發(fā)器與第二總線收發(fā)器分別獲取第一 CPU單元與第二CPU單元處理后的數(shù)據(jù)；步驟二 第一總線收發(fā)器將獲取的第一 CPU單元與第二 CPU單元處理后的數(shù)據(jù)發(fā)送到第一 FPGA中進(jìn)行存儲(chǔ)；第二總收發(fā)器將第一 CPU單元與第二 CPU單元處理后的獲取的數(shù)據(jù)發(fā)送到第二 FPGA中進(jìn)行存儲(chǔ)。所述第一 FPGA與第二 FPGA內(nèi)均具有比較單元。步驟三通過(guò)第一 FPGA中的比較單元對(duì)第一 FPGA內(nèi)存儲(chǔ)的兩個(gè)CPU單元處理后的數(shù)據(jù)進(jìn)行比對(duì)；同時(shí)通過(guò)第二 FPGA中的比較單元對(duì)第二 FPGA內(nèi)存儲(chǔ)的兩個(gè)CPU單元處理后的數(shù)據(jù)進(jìn)行比對(duì)。步驟四第一 FPGA與第二 FPGA中的比較單元比對(duì)結(jié)果判斷；若第一 FPGA內(nèi)的比較單元比對(duì)結(jié)果均相符合，則由第一 FPGA與第二 FPGA中的比較單元輸出反相的方波信號(hào)；若第一 FPGA與第二 FPGA內(nèi)的比較單元中的一個(gè)比對(duì)結(jié)果不相符合，或兩個(gè)比對(duì)結(jié)果均不相符合，則由第一 FPGA與第二 FPGA中的比較單元發(fā)送錯(cuò)誤信號(hào)。步驟五通過(guò)動(dòng)態(tài)電路接收第一 FPGA與第二FPGA內(nèi)比較單元發(fā)送的信號(hào)，通過(guò)第一繼電器充放電控制單元與第二繼電器充放電控制單元控制第一繼電器與第二繼電器的開(kāi)閉；當(dāng)動(dòng)態(tài)電路接收到兩個(gè)反向的方波信號(hào)時(shí)，則通過(guò)第一繼電器充放電控制單元與第二繼電器充放電控制單元控制第一繼電器與第二繼電器中的一個(gè)開(kāi)啟，另一個(gè)關(guān)閉；當(dāng)動(dòng)態(tài)電路接受到兩個(gè)錯(cuò)誤信號(hào)時(shí)，則通過(guò)第一繼電器充放電控制單元與第二繼電器充放電控制單元控制第一繼電器與第二繼電器均關(guān)閉。基于上述方法的數(shù)據(jù)通訊、比較裝置，如圖2所示，為單板式結(jié)構(gòu)，板上安裝有總線收發(fā)器、繼電器充放電控制單元、繼電器以及具有比較單元的FPGA各兩個(gè)，還安裝有一個(gè)動(dòng)態(tài)電路5。為便于說(shuō)明，令兩個(gè)總線收發(fā)器分別為第一總線收發(fā)器101、第二總線收發(fā)器102 ;兩個(gè)繼電器充放電控制單元分別為第一繼電器充放電控制單元201、第二繼電器充放電控制單元202 ;兩個(gè)繼電器分別為第一繼電器301、第二繼電器302 ;兩個(gè)FPAG分別為第一 FPGA401、第二 FPGA402 ；上述第一總線收發(fā)器101與第二總線收發(fā)器102均連接與外部?jī)蓚€(gè)負(fù)責(zé)同時(shí)計(jì)算處理相同任務(wù)的CPU單元(計(jì)算機(jī))相連；且第一總線收發(fā)器101連接第一 FPGA401與第二 FPGA402 ;第二總線收發(fā)器102連接第一 FPGA401與第二 FPGA402 ;令與第一總線收發(fā)器101和第二總線收發(fā)器102相連的CPU單元分別為第一 CPU單元與第二 CPU單元；由此，第一 CPU單元計(jì)算處理后的數(shù)據(jù)通過(guò)第一總線收發(fā)器101發(fā)送到第一 FPGA401與第二FPGA402中進(jìn)行存儲(chǔ);第二 CPU單元計(jì)算處理后的數(shù)據(jù)通過(guò)第二總線收發(fā)器102發(fā)送到第
一FPGA401與第二 FPGA402種進(jìn)行存儲(chǔ)。
第一 FPGA401與第二 FPGA402內(nèi)的比較單元均與動(dòng)態(tài)電路5相連，并由外部發(fā)送的比較信號(hào)觸發(fā)；其中，第一 FPGA401中的比較單元用來(lái)對(duì)第一 FPGA401內(nèi)存儲(chǔ)的第一CPU單元與第二 CPU單元計(jì)算處理后的數(shù)據(jù)進(jìn)行比對(duì)；第二 FPGA402中的比較單元用來(lái)對(duì)第二 FPGA402內(nèi)存儲(chǔ)的第一 CPU單元與第二 CPU單元計(jì)算處理后的數(shù)據(jù)進(jìn)行比對(duì)；若第一 FPGA401與第二 FPGA402內(nèi)的比較單元比對(duì)結(jié)果均相符合，則由第一 FPGA401與第
二FPGA402中的比較單元分別向動(dòng)態(tài)電路5輸出反相的方波信號(hào)；若第一 FPGA401與第二FPGA402內(nèi)的比較單元中的一個(gè)比對(duì)結(jié)果不相符合，或兩個(gè)比對(duì)結(jié)果均不相符合，則由第一FPGA401與第二 FPGA402中的比較單元均向動(dòng)態(tài)電路5發(fā)送錯(cuò)誤信號(hào)。所述動(dòng)態(tài)電路5連接第一繼電器充放電控制單元201與第二繼電器充放電控制單元202 ;第一繼電器充放電控制單元201與第二繼電器充放電控制單元202分別連接第一繼電器301與第二繼電器302 ;第一繼電器301與第二繼電器302均與外部被控設(shè)備相連。由此，當(dāng)動(dòng)態(tài)電路5接收到兩個(gè)正確的反向的方波信號(hào)時(shí)，則向第一繼電器充放電控制單元201與第二繼電器充放電控制單元202分別發(fā)送開(kāi)啟信號(hào)與關(guān)閉信號(hào)，從而通過(guò)第一繼電器充放電控制單元201與第二繼電器充放電控制單元202分別控制第一繼電器301開(kāi)啟、第二繼電器302關(guān)閉，由此使第一 CPU單元計(jì)算處理后的數(shù)據(jù)通過(guò)繼電器發(fā)送到被控設(shè)備中。當(dāng)動(dòng)態(tài)電路5接受到一個(gè)或兩個(gè)錯(cuò)誤信號(hào)時(shí)，則向第一繼電器充放電控制單元201與第二繼電器充放電控制單元202均發(fā)送關(guān)閉信號(hào)，從而通過(guò)第一繼電器充放電控制單元201與第二繼電器充放電控制單元202分別控制第一繼電器301與第二繼電器302關(guān)閉；由此使第一 CPU單元與第二 CPU單元計(jì)算處理后的數(shù)據(jù)均不向被控設(shè)備發(fā)送。此時(shí)可切換至另一對(duì)聞可罪雙機(jī)系統(tǒng)。
權(quán)利要求
1.一種用于高可靠系統(tǒng)的數(shù)據(jù)通訊、比較方法，其特征在于通過(guò)下述步驟實(shí)現(xiàn) 步驟一通過(guò)第一總線收發(fā)器與第二總線收發(fā)器分別將兩個(gè)CPU單元處理后的數(shù)據(jù)同時(shí)發(fā)送到第一 FPGA與第二 FPGA中進(jìn)行存儲(chǔ)； 步驟二 通過(guò)第一總線收發(fā)器與第二總線收發(fā)器分別將兩個(gè)CPU單元處理后的數(shù)據(jù)同時(shí)發(fā)送到第一 FPGA與第二 FPGA中進(jìn)行存儲(chǔ)；其中，第一 FPGA與第二 FPGA內(nèi)均具有比較單元; 步驟三通過(guò)第一 FPGA中的比較單元對(duì)第一 FPGA401內(nèi)存儲(chǔ)的兩個(gè)CPU單元處理后的數(shù)據(jù)進(jìn)行比對(duì)；同時(shí)通過(guò)第二 FPGA中的比較單元對(duì)第二 FPGA內(nèi)存儲(chǔ)的兩個(gè)CPU單元處理后的數(shù)據(jù)進(jìn)行比對(duì)； 步驟四第一 FPGA與第二 FPGA中的比較單元比對(duì)結(jié)果判斷； 若第一 FPGA與第二 FPGA內(nèi)的比較單元比對(duì)結(jié)果均相符合，則由第一 FPGA與第二 FPGA中的比較單元輸出反相的方波信號(hào)；若第一 FPGA與第二 FPGA內(nèi)的比較單元中的一個(gè)比對(duì)結(jié)果不相符合，或兩個(gè)比對(duì)結(jié)果均不相符合，則由第一 FPGA與第二 FPGA中的比較單元發(fā)送錯(cuò)誤信號(hào)； 步驟五通過(guò)動(dòng)態(tài)電路接收第一 FPGA與第二 FPGA內(nèi)比較單元發(fā)送的信號(hào)，通過(guò)第一繼電器充放電控制單元與第二繼電器充放電控制單元控制第一繼電器與第二繼電器的開(kāi)閉； 當(dāng)動(dòng)態(tài)電路接收到兩個(gè)反向的方波信號(hào)時(shí)，則通過(guò)第一繼電器充放電控制單元與第二繼電器充放電控制單?？刂频谝焕^電器與第二繼電器中的一個(gè)開(kāi)啟，另一個(gè)關(guān)閉； 當(dāng)動(dòng)態(tài)電路接受到一個(gè)或兩個(gè)錯(cuò)誤信號(hào)時(shí)，則通過(guò)第一繼電器充放電控制單元與第二繼電器充放電控制單元控制第一繼電器與第二繼電器均關(guān)閉。
2.基于權(quán)利要求1一種用于高可靠系統(tǒng)的數(shù)據(jù)通訊、比較方法的數(shù)據(jù)通訊、比較裝置，其特征在于包括總線收發(fā)器、繼電器充放電控制單元、繼電器以及具有比較單元的FPGA各兩個(gè)，還安裝有一個(gè)動(dòng)態(tài)電路；其中，兩個(gè)總線收發(fā)器與外部?jī)蓚€(gè)CPU單元相連；并均連接兩個(gè)FPGA ;兩個(gè)FPGA中的比較單元均與動(dòng)態(tài)電路相連；動(dòng)態(tài)電路連接兩個(gè)繼電器充放電控制單元；兩個(gè)繼電器充放電控制單元分別連接一個(gè)繼電器。
全文摘要
本發(fā)明一種用于高可靠系統(tǒng)的單板式數(shù)據(jù)通訊、比較方法與裝置，包括總線收發(fā)器、繼電器充放電控制單元、繼電器以及具有比較單元的FPGA各兩個(gè)，還安裝有一個(gè)動(dòng)態(tài)電路；其中，兩個(gè)總線收發(fā)器分別用于兩個(gè)FPGA與兩個(gè)CPU單元間的通訊，將兩個(gè)CPU處理后的數(shù)據(jù)發(fā)送到兩個(gè)FPGA內(nèi)；兩個(gè)FPGA內(nèi)的比較單元分別對(duì)所在FPGA中存儲(chǔ)的兩個(gè)CPU處理后的數(shù)據(jù)進(jìn)行比對(duì)；若比對(duì)結(jié)果正確則向動(dòng)態(tài)電路發(fā)送反相方波信號(hào)，則動(dòng)態(tài)電路通過(guò)兩個(gè)繼電器充放電控制單元控制兩個(gè)繼電器中的一個(gè)開(kāi)啟，另一個(gè)關(guān)閉；若比對(duì)結(jié)果錯(cuò)誤，則向動(dòng)態(tài)電路發(fā)送錯(cuò)誤信號(hào)，則動(dòng)態(tài)電路通過(guò)兩個(gè)繼電器充放電控制單元控制兩個(gè)繼電器均關(guān)閉。本發(fā)明的優(yōu)點(diǎn)為有效降低系統(tǒng)的復(fù)雜度，且提高了系統(tǒng)的可靠性。
文檔編號(hào)G06F15/17GK103020005SQ20121055514
公開(kāi)日2013年4月3日 申請(qǐng)日期2012年12月19日 優(yōu)先權(quán)日2012年12月19日
發(fā)明者岳世鋒, 王東堯, 王迎春, 葉劍波, 魏勇, 王軍鷹, 祝君冬, 張新, 李菲, 江宏 申請(qǐng)人:北京康拓科技有限公司