專利名稱：一種用于智能變電站終端設(shè)備芯片間的通信加速方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電力系統(tǒng)技術(shù)領(lǐng)域，涉及一種智能終端設(shè)備，特別涉及到智能變電站的終端設(shè)備。
背景技術(shù)：
當(dāng)前電網(wǎng)發(fā)展的一個(gè)主要技術(shù)方向是組建智能電網(wǎng)，包括一次設(shè)備數(shù)字化和二次設(shè)備的網(wǎng)絡(luò)化。數(shù)字技術(shù)，特別是數(shù)字硬件平臺(tái)技術(shù)在智能電網(wǎng)二次控制設(shè)備中的作用日益突出。相比傳統(tǒng)的電網(wǎng)二次設(shè)備，它具有非常重要的兩個(gè)功能: 傳輸過(guò)程層網(wǎng)絡(luò)的采樣數(shù)據(jù)等數(shù)字化的傳感器信息和間隔層的繼電保護(hù)裝置的控制指令； 傳輸間隔層和站控層之間的交互信息。由于智能電網(wǎng)對(duì)于基于網(wǎng)絡(luò)的數(shù)據(jù)接口能力要求很高，所以目前二次設(shè)備數(shù)字硬件平臺(tái)的核心網(wǎng)絡(luò)接口處理架構(gòu)多采用CPU和FPGA分工協(xié)作的方案，如圖1所示。其中CPU負(fù)責(zé)數(shù)據(jù)內(nèi)容處理，將待發(fā)送的報(bào)文組幀發(fā)送給FPGA，同時(shí)接收FPGA接收的報(bào)文；FPGA負(fù)責(zé)數(shù)據(jù)通信接口，將CPU發(fā)送過(guò)來(lái)的數(shù)據(jù)以IEEE802.3幀格式傳輸出去，再將網(wǎng)絡(luò)接收到的IEEE802.3幀經(jīng)預(yù)處理后發(fā)往CPU，從而組成雙向數(shù)據(jù)通信鏈路。由于智能電網(wǎng)控制設(shè)備對(duì)于數(shù)據(jù)處理的實(shí)時(shí)性要求很高，CPU處理負(fù)荷很大，所以降低通信接口任務(wù)的開(kāi)銷非常重要。目前主流CPU內(nèi)部 運(yùn)算和操作都是32bit數(shù)據(jù)位寬，而受到硬件的限制，F(xiàn)PGA與DSP之間的數(shù)據(jù)總線寬度往往都是在Sbit以下。同時(shí)，由于網(wǎng)絡(luò)數(shù)據(jù)流是以Sbit (字節(jié))為基本單位進(jìn)行編解碼，所以在CPU到FPGA方向的數(shù)據(jù)傳輸過(guò)程中，存在如何高效的將按照32bit為基本單位組織的數(shù)據(jù)流中的有效數(shù)據(jù)提取到Sbit有效數(shù)據(jù)的問(wèn)題，也即將無(wú)效的字節(jié)準(zhǔn)確、高效的去除。傳統(tǒng)做法是由CPU通過(guò)移位操作解決該問(wèn)題，即在CPU內(nèi)部先對(duì)數(shù)據(jù)進(jìn)行字節(jié)移位操作，將每個(gè)32bit的無(wú)效字節(jié)去除，并將下一個(gè)32bit中的有效字節(jié)填充進(jìn)來(lái)，組成無(wú)冗余信息的32位數(shù)據(jù)流，然后發(fā)送給FPGA。由于32位的CPU在移位和拼數(shù)的過(guò)程中，需要占用大量的指令周期，會(huì)占用了大量的運(yùn)算時(shí)間，而且對(duì)于具備高速處理能力的32位CPU來(lái)說(shuō)，這種處理開(kāi)銷效率顯得非常低，會(huì)降低整個(gè)系統(tǒng)的處理性能。

發(fā)明內(nèi)容
本發(fā)明的目的在于解決上述CPU向FPGA發(fā)送字節(jié)流數(shù)據(jù)時(shí)，由于32bit向8bit轉(zhuǎn)換導(dǎo)致的CPU運(yùn)行效率不高的問(wèn)題。為了解決上述問(wèn)題，本發(fā)明采用以下技術(shù)方案。一種用于智能變電站終端設(shè)備的芯片間的通信加速方法，其特征在于，所述方法包括以下步驟:(I)智能變電站終端設(shè)備的網(wǎng)絡(luò)接口 CPU根據(jù)報(bào)文數(shù)據(jù)特性生成無(wú)效數(shù)據(jù)標(biāo)志位，所述無(wú)效數(shù)據(jù)標(biāo)志位采用對(duì)其賦值的方式來(lái)區(qū)分對(duì)應(yīng)的數(shù)據(jù)是否需要發(fā)送，由數(shù)據(jù)的32bit的高位開(kāi)始判斷該數(shù)據(jù)是否需要發(fā)送，如果該數(shù)據(jù)需要發(fā)送，則將對(duì)應(yīng)的無(wú)效數(shù)據(jù)標(biāo)志位置成有效數(shù)據(jù)標(biāo)志，相反則將對(duì)應(yīng)的無(wú)效數(shù)據(jù)標(biāo)注位置成無(wú)效數(shù)據(jù)標(biāo)志；(2)對(duì)所有需要發(fā)送的報(bào)文數(shù)據(jù)判斷完畢之后，將無(wú)效數(shù)據(jù)標(biāo)志位組合成Sbit的無(wú)效標(biāo)志位數(shù)據(jù)；(3)將組合后的無(wú)效數(shù)據(jù)標(biāo)志位數(shù)據(jù)與原始數(shù)據(jù)進(jìn)行排列；(4)所述CPU將步驟(3)排列好的無(wú)效數(shù)據(jù)標(biāo)志位數(shù)據(jù)與原始數(shù)據(jù)，按照順序，以Sbit的數(shù)據(jù)寬度發(fā)送給可編程邏輯陣列FPGA ；(5)可編程邏輯陣列FPGA收到數(shù)據(jù)后，從接收到的數(shù)據(jù)中識(shí)別無(wú)效數(shù)據(jù)標(biāo)志位數(shù)據(jù)；(6)根據(jù)無(wú)效數(shù)據(jù)標(biāo)志位，可編程邏輯陣列FPGA對(duì)相應(yīng)的原始數(shù)據(jù)進(jìn)行數(shù)據(jù)處理，如果根據(jù)步驟(I)中CPU預(yù)先判斷的原始數(shù)據(jù)對(duì)應(yīng)的無(wú)效數(shù)據(jù)標(biāo)志位被置成有效數(shù)據(jù)標(biāo)志，則保留該Sbit的原始數(shù)據(jù)，反之，則在原始數(shù)據(jù)流中去除該數(shù)據(jù)。本發(fā)明具有以下技術(shù)效果將需要傳輸?shù)囊許bit為單位的字節(jié)流數(shù)據(jù)封裝成32位數(shù)據(jù)流，優(yōu)化了 CPU與FPGA之間的通信流程；極大地降低了 CPU的工作量。表面上看，CPU需要生成無(wú)效數(shù)據(jù)標(biāo)志位，增加了一項(xiàng)工作，但實(shí)際上該項(xiàng)工作的時(shí)間開(kāi)銷，對(duì)比前述對(duì)數(shù)據(jù)進(jìn)行移位和拼位的操作，CPU的指令開(kāi)銷大大減少，工作負(fù)荷明顯降低，明顯提高了 CPU的工作效率，而且有效降低了 CPU軟件工程師的開(kāi)發(fā)和調(diào)試難度；有效利用了 FPGA的處理特長(zhǎng)，將對(duì)CPU相對(duì)復(fù)雜的移位、拼位的工作，在FPGA中完成，通過(guò)FPGA對(duì)數(shù)據(jù)流的處理，輕松實(shí)現(xiàn)了 CPU的復(fù)雜工作，并且不會(huì)增加處理時(shí)延。


圖1為二次設(shè)備數(shù)字硬件平臺(tái)的核心網(wǎng)絡(luò)接口處理架構(gòu)硬件結(jié)構(gòu)示意圖；圖2為本申請(qǐng)?jiān)紨?shù)據(jù)與無(wú)效數(shù)據(jù)標(biāo)志位定義；圖3為本申請(qǐng)單包數(shù)據(jù)的無(wú)效數(shù)據(jù)標(biāo)志位于原始數(shù)據(jù)之前的排列方式；圖4為本申請(qǐng)單包數(shù)據(jù)的無(wú)效數(shù)據(jù)標(biāo)志位于原始數(shù)據(jù)之后的排列方式；圖5為本申請(qǐng)CPU與FPGA流程示意圖。
具體實(shí)施例方式下面結(jié)合說(shuō)明書(shū)附圖以及具體實(shí)施例對(duì)本申請(qǐng)的技術(shù)方案作進(jìn)一步詳細(xì)說(shuō)明。如附圖5所示，本申請(qǐng)公開(kāi)了一種用于智能變電站終端設(shè)備的芯片間的通信加速方法。下面結(jié)合兩個(gè)不同的具體方式對(duì)本申請(qǐng)的技術(shù)方案進(jìn)行說(shuō)明。1、實(shí)施方式I一種用于智能變電站終端設(shè)備的芯片間的通信加速方法，包括以下步驟步驟1:智能變電站終端設(shè)備的網(wǎng)絡(luò)接口 CPU根據(jù)報(bào)文數(shù)據(jù)特性生成無(wú)效數(shù)據(jù)標(biāo)志位，所述無(wú)效數(shù)據(jù)標(biāo)志位采用對(duì)其賦值的方式來(lái)區(qū)分對(duì)應(yīng)的數(shù)據(jù)是否需要發(fā)送，優(yōu)選無(wú)效數(shù)據(jù)標(biāo)志位采用0，I區(qū)分是否有效，例如可以使用O表示無(wú)效標(biāo)志位，使用I表示有效標(biāo)志位，由數(shù)據(jù)的32bit的高位開(kāi)始判斷，該數(shù)據(jù)是否需要發(fā)送，如果需要發(fā)送將該標(biāo)志位置成有效標(biāo)志位，相反則置成無(wú)效標(biāo)志位。在本實(shí)施例中，數(shù)據(jù)采用整體處理的方式，針對(duì)所有數(shù)據(jù)需要發(fā)送的數(shù)據(jù)，順序生成無(wú)效數(shù)據(jù)標(biāo)志位生成方法由32bit的高位開(kāi)始判斷，該數(shù)據(jù)是否需要發(fā)送，如果需要發(fā)送將該標(biāo)志位置成有效標(biāo)志位，相反則置成無(wú)效標(biāo)志位。判斷有效無(wú)效的方法，由CPU判斷數(shù)據(jù)特性決定。步驟2 :所有需要發(fā)送的數(shù)據(jù)判斷完畢之后，將無(wú)效數(shù)據(jù)標(biāo)志位組合成Sbit的數(shù)據(jù)；步驟3 :將組合后的無(wú)效數(shù)據(jù)標(biāo)志位的數(shù)據(jù)與原始數(shù)據(jù)進(jìn)行排列，組合后的無(wú)效數(shù)據(jù)標(biāo)志位的數(shù)據(jù)和原始數(shù)據(jù)的順序有兩種方式，排列順序如圖3、4所示,兩種方式均可，即排列數(shù)據(jù)順序時(shí)，無(wú)效數(shù)據(jù)標(biāo)志位的數(shù)據(jù)在前，原始數(shù)據(jù)在后，如圖3所示；或者，排列數(shù)據(jù)順序時(shí)，原始數(shù)據(jù)在前，無(wú)效數(shù)據(jù)標(biāo)志位的數(shù)據(jù)在后，如圖4所示。步驟4 :所述CPU將步驟(3)排列好的無(wú)效數(shù)據(jù)標(biāo)志位的數(shù)據(jù)與原始數(shù)據(jù)按照順序，以8bit的數(shù)據(jù)寬度一次全部發(fā)送給FPGA ；步驟5 =FPGA收到數(shù)據(jù)后，從數(shù)據(jù)中識(shí)別無(wú)效數(shù)據(jù)標(biāo)志位數(shù)據(jù)；步驟6 :按照無(wú)效數(shù)據(jù)標(biāo)志，按照每bit操作的標(biāo)志位數(shù)據(jù)，對(duì)與該bit標(biāo)志位對(duì)應(yīng)原始數(shù)據(jù)進(jìn)行數(shù)據(jù)處理；如果該bit的無(wú)效數(shù)據(jù)標(biāo)志位數(shù)據(jù)被置成有效標(biāo)志(例如該位置1)，則保留該Sbit的原始數(shù)據(jù)，反之，則在原始數(shù)據(jù)流中去除該數(shù)據(jù)。2、實(shí)施方式2一種用于智能變電站終端設(shè)備的芯片間的通信加速方法，包括以下步驟數(shù)據(jù)分塊處理，實(shí)現(xiàn)方法如下(I)將數(shù)據(jù)分塊，可以按照數(shù)據(jù)的功能不同，或者發(fā)送的目標(biāo)不同等等，將CPU需要發(fā)送到FPGA的全部數(shù)據(jù)，進(jìn)行分塊處理；(2)針對(duì)需要發(fā)送每個(gè)數(shù)據(jù)塊的數(shù)據(jù)，順序生成無(wú)效數(shù)據(jù)標(biāo)志位；生成方法由32bit的高位開(kāi)始判斷，該數(shù)據(jù)是否需要發(fā)送，如果需要發(fā)送將該標(biāo)志位置成有效標(biāo)志位，相反則置成無(wú)效標(biāo)志位。判斷有效無(wú)效的方法，由CPU判斷數(shù)據(jù)特性決定;(3)針對(duì)每個(gè)數(shù)據(jù)塊，將無(wú)效數(shù)據(jù)標(biāo)志位組合成成8bit的數(shù)據(jù)；(4)將組合后的無(wú)效數(shù)據(jù)標(biāo)志位的數(shù)據(jù)與原始數(shù)據(jù)進(jìn)行排列，組合后的無(wú)效數(shù)據(jù)標(biāo)志位的數(shù)據(jù)和原始數(shù)據(jù)的順序有兩種方式，排列順序如圖3、4所示，兩種方式均可；(5)將組合好的數(shù)據(jù)，按照順序，以Sbit的數(shù)據(jù)寬度一次全部發(fā)送給FPGA ；(6) FPGA收到數(shù)據(jù)后，從數(shù)據(jù)中識(shí)別無(wú)效數(shù)據(jù)標(biāo)志位數(shù)據(jù)；(7)按照無(wú)效數(shù)據(jù)標(biāo)志，按照每bit操作的數(shù)據(jù)，對(duì)原始數(shù)據(jù)進(jìn)行數(shù)據(jù)處理；如果該bit的無(wú)效數(shù)據(jù)標(biāo)志位數(shù)據(jù)被置成有效標(biāo)志位，則保留該8bit的原始數(shù)據(jù)，反之，則在原始數(shù)據(jù)流中去除該數(shù)據(jù)。本發(fā)明申請(qǐng)人結(jié)合說(shuō)明書(shū)附圖對(duì)本發(fā)明的實(shí)施例做了詳細(xì)的說(shuō)明與描述，但是本領(lǐng)域技術(shù)人員應(yīng)該理解，以上實(shí)施例僅為本發(fā)明的優(yōu)選實(shí)施方案，詳盡的說(shuō)明只是為了幫助讀者更好地理解本發(fā)明精神，而并非對(duì)本發(fā)明保護(hù)范圍的限制，相反，任何基于本發(fā)明的發(fā)明精神所作的任何改進(jìn)或修飾都應(yīng)當(dāng)落在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種用于智能變電站終端設(shè)備的芯片間的通信加速方法，其特征在于，所述方法包括以下步驟: (1)智能變電站終端設(shè)備的網(wǎng)絡(luò)接口CPU根據(jù)報(bào)文數(shù)據(jù)特性生成無(wú)效數(shù)據(jù)標(biāo)志位，所述無(wú)效數(shù)據(jù)標(biāo)志位采用對(duì)其賦值的方式來(lái)區(qū)分對(duì)應(yīng)的數(shù)據(jù)是否需要發(fā)送，由數(shù)據(jù)的32bit的高位開(kāi)始判斷該數(shù)據(jù)是否需要發(fā)送，如果該數(shù)據(jù)需要發(fā)送，則將對(duì)應(yīng)的無(wú)效數(shù)據(jù)標(biāo)志位置成有效數(shù)據(jù)標(biāo)志，相反，則將對(duì)應(yīng)的無(wú)效數(shù)據(jù)標(biāo)注位置成無(wú)效數(shù)據(jù)標(biāo)志； (2)對(duì)所有需要發(fā)送的報(bào)文數(shù)據(jù)判斷完畢之后，將無(wú)效數(shù)據(jù)標(biāo)志位組合成Sbit的無(wú)效標(biāo)志位數(shù)據(jù)； (3)將組合后的無(wú)效數(shù)據(jù)標(biāo)志位數(shù)據(jù)與所述原始數(shù)據(jù)進(jìn)行排列； (4)所述CPU將步驟(3)排列好的無(wú)效數(shù)據(jù)標(biāo)志位數(shù)據(jù)與原始數(shù)據(jù)，按照順序，以Sbit的數(shù)據(jù)寬度發(fā)送給可編程邏輯陣列FPGA ； (5)可編程邏輯陣列FPGA收到數(shù)據(jù)后，從接收到的數(shù)據(jù)中識(shí)別無(wú)效數(shù)據(jù)標(biāo)志位數(shù)據(jù)； (6)根據(jù)無(wú)效數(shù)據(jù)標(biāo)志位，可編程邏輯陣列FPGA對(duì)相應(yīng)的原始數(shù)據(jù)進(jìn)行數(shù)據(jù)處理，如果根據(jù)步驟(I)中CPU預(yù)先判斷的原始數(shù)據(jù)對(duì)應(yīng)的無(wú)效數(shù)據(jù)標(biāo)志位被置成有效數(shù)據(jù)標(biāo)志，則保留該8bit的原始數(shù)據(jù)，反之，則在原始數(shù)據(jù)流中去除該數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的通信加速方法，其特征在于: 在所述步驟(3)中，組合后的無(wú)效數(shù)據(jù)標(biāo)志位的數(shù)據(jù)與原始數(shù)據(jù)進(jìn)行排列的方式由以下兩種: 排列方式1:先發(fā)送無(wú)效數(shù)據(jù)標(biāo)志位，然后再發(fā)送原始數(shù)據(jù)； 排列方式2:先發(fā)送原始數(shù) 據(jù)，然后再發(fā)送無(wú)效數(shù)據(jù)標(biāo)志位。
全文摘要
一種用于智能變電站終端設(shè)備的芯片間的通信加速方法，首先CPU根據(jù)報(bào)文原始數(shù)據(jù)特征判斷該數(shù)據(jù)是否需要發(fā)送，如果需要發(fā)送將該標(biāo)志位置成有效標(biāo)志，相反則置成無(wú)效標(biāo)志，將無(wú)效數(shù)據(jù)標(biāo)志位組合成8bit的無(wú)效標(biāo)志位數(shù)據(jù)和對(duì)應(yīng)的原始數(shù)據(jù)進(jìn)行排列，CPU將排列好的無(wú)效數(shù)據(jù)標(biāo)志位數(shù)據(jù)與被置成無(wú)效標(biāo)志位的原始數(shù)據(jù)，按照順序，以8bit的數(shù)據(jù)寬度發(fā)送給可編程邏輯陣列FPGA；FPGA收到數(shù)據(jù)后，從接收到的數(shù)據(jù)中識(shí)別被置成無(wú)效數(shù)據(jù)標(biāo)志位的原始數(shù)據(jù)；根據(jù)無(wú)效數(shù)據(jù)標(biāo)志位，可編程邏輯陣列FPGA對(duì)相應(yīng)的原始數(shù)據(jù)進(jìn)行數(shù)據(jù)處理，決定是否在原始數(shù)據(jù)流中去除該數(shù)據(jù)。本發(fā)明優(yōu)化了CPU與FPGA之間的通信流程；極大地降低了CPU的工作量。
文檔編號(hào)G06F15/163GK103077152SQ20121056867
公開(kāi)日2013年5月1日 申請(qǐng)日期2012年12月25日 優(yōu)先權(quán)日2012年12月25日
發(fā)明者楊志濤, 周濤, 胡炯, 徐剛, 石景海, 戴展波, 孔麗, 肖文蘭 申請(qǐng)人:北京四方繼保自動(dòng)化股份有限公司