專利名稱：控制移位分組數(shù)據(jù)的位校正的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明具體涉及計(jì)算機(jī)系統(tǒng)領(lǐng)域。更具體地，本發(fā)明涉及分組數(shù)據(jù)操作領(lǐng)域。
背景技術(shù)：
在典型的計(jì)算機(jī)系統(tǒng)中，將處理器實(shí)現(xiàn)為利用產(chǎn)生ー種結(jié)果的指令在由大量的位(如64)表示的值上操作。例如，執(zhí)行加法指令將第ー個64位值與第二個64位值相加并作為第三個64位值存儲該結(jié)果。然而，多媒體應(yīng)用(諸如以計(jì)算機(jī)支持的協(xié)作為目的的應(yīng)用(CSC-電話會議與混合媒體數(shù)據(jù)處理的集成)、2D/3D圖形、圖象處理、視頻壓縮/解壓、識別算法與音頻處理)要求處理可以用少量的位表示的大量數(shù)據(jù)。例如，圖形數(shù)據(jù)通常需要8或16位，聲音數(shù)據(jù)通常需要8或16位。這些多媒體應(yīng)用的各個需要ー種或多種算法，各需要若干操作。例如，算法可能需要加法、比較及移位操作。為了改進(jìn)多媒體應(yīng)用(以及具有相同特征的其它應(yīng)用)，先有技術(shù)處理器提供分組數(shù)據(jù)格式。分組數(shù)據(jù)格式中通常用來表示單個值的位被分成若干固定長度的數(shù)據(jù)元素，各元素表示単獨(dú)的值。例如，可將ー個64位寄存器分成兩個32位元素，各元素表示ー個單獨(dú)的32位值。此外，這些先有技術(shù)處理器提供并行分開處理這些分組數(shù)據(jù)類型中各元素的指令。例如，分組的加法指令將來自第一分組數(shù)據(jù)與第二分組數(shù)據(jù)的對應(yīng)數(shù)據(jù)元素相加。從而，如果多媒體算法需要包含必須在大量數(shù)據(jù)元素上執(zhí)行的五種操作的循環(huán)，總是希望組裝該數(shù)據(jù)并利用分組數(shù)據(jù)指令并行執(zhí)行這些操作。以這一方式，這些處理器便能更高效地處理多媒體應(yīng)用。然而，如果該操作循環(huán)中包含處理器不能在分組數(shù)據(jù)上執(zhí)行的操作(即處理器缺少適當(dāng)?shù)闹噶?，則必須分解該數(shù)據(jù)來執(zhí)行該操作。例如，如果多媒體算法要求加法運(yùn)算而不能獲得上述分組加法指令，則程序員必須分解第一分組數(shù)據(jù)與第二分組數(shù)據(jù)(即分開包含第一分組數(shù)據(jù)與第二分組數(shù)據(jù)的元素)，將各個分開的單獨(dú)的元素相加，然后將結(jié)果組裝成分組的結(jié)果供進(jìn)一歩分組處理。執(zhí)行這種組裝與分解所需的處理時間通常抵消了提供分組數(shù)據(jù)格式的性能優(yōu)點(diǎn)。因此，希望在通用處理器上包含提供典型多媒體算法所需的所有操作的分組數(shù)據(jù)指令集。然而，由于當(dāng)今微處理器上的有限芯片面積，可以增加的指令數(shù)目是有限的。包含分組數(shù)據(jù)指令的ー種通用處理器便是加州Santa Clara的Intel公司制造的i860XP 處理器。i860XP處理器包含具有不同元素大小的若干分組數(shù)據(jù)類型。此外，i860XP處理器包含分組加法與分組比較指令。然而，分組加法指令并不斷開進(jìn)位鏈，因此程序員必須保證軟件正在執(zhí)行的運(yùn)算不會導(dǎo)致溢出，即運(yùn)算不會導(dǎo)致來自分組數(shù)據(jù)中ー個元素的位溢出到該分組數(shù)據(jù)的下一元素中。例如，如果將值I加到存儲“11111111”的8位分組數(shù)據(jù)元素上，便出現(xiàn)溢出而結(jié)果為“100000000”。此外，i860XP所支持的分組數(shù)據(jù)類型中的小數(shù)點(diǎn)位置是固定的(即i860XP處理器支持?jǐn)?shù)8.8,6.10與8.24，其中數(shù)1.j包含i個最高位及小數(shù)點(diǎn)后的j位)。從而限制了程序員可以表示的值。由于i860XP處理器只支持這兩條指令，它不能執(zhí)行采用分組數(shù)據(jù)的多媒體算法所要求的許多運(yùn)算。另ー種支持分組數(shù)據(jù)的通用處理器便是Motorala公司制造的MC88110 處理器。MC88110處理器支持具有不同長度元素的若干種不同的分組數(shù)據(jù)格式。此外，MC88110處理器所支持的分組指令集中包括組裝、分解、分組加法、分組減法、分組乘法、分組比較與分組旋轉(zhuǎn)。MC88110處理器分組命令通過連接第一寄存器對中的各元素的(t*r)/64(其中t為該分組數(shù)據(jù)的元素中的位數(shù))個最高有效位進(jìn)行操作來生成寬度為r的ー個字段。該字段取代存儲在第二寄存器對中的分組數(shù)據(jù)的最高有效位。然后將這一分組數(shù)據(jù)存儲在第三寄存器對中并左旋r位。下面在表I與2中示出所支持的t與r值，以及這一指令的運(yùn)算實(shí)例。

權(quán)利要求
1.一種處理器，包括: 多個寄存器，用于存儲64位分組數(shù)據(jù)操作數(shù)； 解碼器，用于解碼乘-加指令，所述乘-加指令具有32位指令格式，所述乘-加指令具有用于指示所述多個寄存器中的用來存儲第一 64位分組數(shù)據(jù)操作數(shù)的第一寄存器的第一字段，所述第一 64位分組數(shù)據(jù)操作數(shù)具有第一 4個帶符號的16位整數(shù)數(shù)據(jù)元素A1、A2、A3和A4，并且所述乘-加指令具有用于指示所述多個寄存器中的用來存儲第二 64位分組數(shù)據(jù)操作數(shù)的第二寄存器的第二字段，所述第二 64位分組數(shù)據(jù)操作數(shù)具有第二 4個帶符號的16位整數(shù)數(shù)據(jù)元素B1、B2、B3和B4 ;以及 執(zhí)行單元，所述執(zhí)行単元與所述解碼器和所述多個寄存器耦合，所述執(zhí)行単元響應(yīng)于所述乘-加指令操作地將64位目的地操作數(shù)存儲在所述多個寄存器中的通過所述乘-加指令的第三字段指示的第三寄存器中，所述64位目的地操作數(shù)包括2個帶符號的32位整數(shù)數(shù)據(jù)元素，所述目的地操作數(shù)的第一數(shù)據(jù)元素包括A1*B1+A2*B2,所述目的地操作數(shù)的第ニ數(shù)據(jù)元素包括A3*B3+A4*B4, 其中所述處理器包括通用中央處理單元CPU，并且 其中所述處理器具有RISC體系結(jié)構(gòu)。
2.按權(quán)利要求1所述的處理器，其中所述執(zhí)行単元響應(yīng)于所述乘-加指令使所述第一64位分組數(shù)據(jù)操作數(shù)的第一 4個帶符號的16位整數(shù)數(shù)據(jù)元素A1、A2、A3和A4的每ー個與所述第二 64位分組數(shù)據(jù)操作數(shù)的所述第二 4個帶符號的16位整數(shù)數(shù)據(jù)元素B1、B2、B3和B4的相應(yīng)ー個相乘以產(chǎn)生4個帶符號的32位中間結(jié)果A1*B1、A2*B2、A3*B3和A4*B4，并且把帶符號的32位中間結(jié)果A1*B1和A2*B2加起來以產(chǎn)生所述目的地操作數(shù)的所述第一數(shù)據(jù)元素，把帶符號的32位中間結(jié)果A3*B3和A4*B4加起來以產(chǎn)生所述目的地操作數(shù)的所述第二數(shù)據(jù)元素。
3.按權(quán)利要求1所述的處理器，還包括允許所述處理器在以棧定位方式在所述多個寄存器的寄存器上操作和以非棧定位方式在所述多個寄存器的寄存器上操作之間切換的機(jī)構(gòu)。
4.一種系統(tǒng),包括: 平板顯示器； 觸摸屏光標(biāo)控制裝置，用于控制所述平板顯示器上光標(biāo)移動； 捕獲視頻圖像的裝置；以及 具有RISC體系結(jié)構(gòu)的通用中央處理單元CPU，與所述平板顯示器、所述觸摸屏光標(biāo)控制裝置、所述捕獲視頻圖像的裝置耦合，所述通用CPU包括:多個寄存器，用于存儲64位分組數(shù)據(jù)操作數(shù)；解碼器，用于解碼乘-加指令，所述乘-加指令具有32位指令格式，所述乘-加指令具有用于指示所述多個寄存器中的用來存儲第一 64位分組數(shù)據(jù)操作數(shù)的第一寄存器的第一字段，所述第一 64位分組數(shù)據(jù)操作數(shù)具有第一 4個帶符號的16位整數(shù)數(shù)據(jù)元素Al、A2、A3和A4，并且所述乘-加指令具有用于指示所述多個寄存器中的用來存儲第二 64位分組數(shù)據(jù)操作數(shù)的第二寄存器的第二字段，所述第二 64位分組數(shù)據(jù)操作數(shù)具有第二 4個帶符號的16位整數(shù)數(shù)據(jù)元素B1、B2、B3和B4 ;以及 執(zhí)行單元，所述執(zhí)行単元與所述解碼器和所述多個寄存器耦合，所述執(zhí)行單元響應(yīng)于所述乘-加指令 操作地將64位目的地操作數(shù)存儲在所述多個寄存器中的通過所述乘-加指令的第三字段指示的第三寄存器中，所述64位目的地操作數(shù)包括2個帶符號的32位整數(shù)數(shù)據(jù)元素，所述目的地操作數(shù)的第一數(shù)據(jù)元素包括A1*B1+A2*B2,所述目的地操作數(shù)的第二數(shù)據(jù)元素包括A3*B3+A4*B4。
全文摘要
一種在處理器中加入支持典型的多媒體應(yīng)用所要求的分組數(shù)據(jù)上的操作的指令集的裝置。在一個實(shí)施例中，本發(fā)明包括具有存儲區(qū)(150)、解碼器(165)及多個電路(130)的處理器。該多個電路提供若干指令的執(zhí)行來操作分組數(shù)據(jù)。在這一實(shí)施例中，這些指令包含組裝、分解、分組乘法、分組加法、分組減法、分組比較及分組移位。
文檔編號G06F5/00GK103092564SQ201210576549
公開日2013年5月8日 申請日期1996年7月17日 優(yōu)先權(quán)日1995年8月31日
發(fā)明者A.D.佩勒格, Y.雅里, M.米塔爾, L.M.門內(nèi)梅爾, B.艾坦, A.F.格盧, C.杜龍, E.科瓦施, W.維特 申請人:英特爾公司