專利名稱：總線從單元通用接口的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于集成電路領(lǐng)域，涉及SOC系統(tǒng)集成過程中通用總線從單元接口HPPI (High Performance Peripheral Interface),尤其是一種總線從單兀通用接口。
技術(shù)背景集成電路的集成度和產(chǎn)品性能每18個月有一倍的增加，集成電路在規(guī)模、速度和功能等方面的迅速提高，對設(shè)計方法提出了更 嚴苛的要求。由于SoC具有低能耗、小尺寸、系統(tǒng)功能豐富、高性能和低成本等特點，其應用正日益廣泛。近年，SoC成為迅速發(fā)展的產(chǎn)品種類和設(shè)計形式并且已經(jīng)呈現(xiàn)出集成電路設(shè)計主流的趨勢。SoC設(shè)計目標是對現(xiàn)有模塊或“核”的重復應用，進而實現(xiàn)重復利用效率的最大化。由于系統(tǒng)復雜性越來越高，以及對更短上市時間的追求,設(shè)計的復雜性也相應成指數(shù)性增力口，提高設(shè)計生產(chǎn)率已經(jīng)成為集成電路設(shè)計業(yè)主要目標。其中IP復用設(shè)計正在成為越來越多廠商的選擇，IP復用設(shè)計有利于提高產(chǎn)品的質(zhì)量、提高生產(chǎn)效率和降低成本。由經(jīng)驗可知，通常在一個新系統(tǒng)中，大部分的內(nèi)容是成熟的，只有小部分內(nèi)容是創(chuàng)新的，研發(fā)人員應該把大部分的時間用在小比例的創(chuàng)新工作上，而把小部分的時間用在大比例的成熟工作中，這樣才能把工作做的又快又好。因此就要求系統(tǒng)中的各個模塊具有可復用性?？蓮陀眯允窃O(shè)計出來的，而不是偶然碰到的，要使體系結(jié)構(gòu)具有良好的可復用性，設(shè)計師應當分析應用域的共性問題，然后設(shè)計出一種通用的體系結(jié)構(gòu)模式，這樣的體系結(jié)構(gòu)才可以被復用。由以上分析可以看到為了實現(xiàn)SoC快速集成的目標，必須盡可能的使用可復用的IP核。然后傳統(tǒng)的SoC設(shè)計中，在系統(tǒng)集成過程中需要集成不同的IP核到系統(tǒng)總線上，集成到總線的從單元都由從單元內(nèi)核和專用的從單元總線接口組成。不同的從單元總線接口是各異的，因此對于不同的從單元，需要開發(fā)不同的接口模塊使之集成到總線上。在一個較大規(guī)模的SOC系統(tǒng)中，從單元的多達十多個，意味著需要開發(fā)十多種不同的接口 IP。如果將一個成熟的從單元IP連接到與它之前集成的總線不同的總線上那么必須重新設(shè)計接口IP,當SOC系統(tǒng)為多總線系統(tǒng)時，設(shè)計人員設(shè)計接口 IP的工作量更大。這將大大延長SOC研發(fā)周期，使IP復用成為一句空話
實用新型內(nèi)容
為了克服專用從單元接口的缺點，降低開發(fā)接口的工作量，使同一個從單元接口適用于不用的從單元和多種總線之間的互連，本實用新型公開了一種面向各種從單元的通用總線接口。包括總線從單元接口模塊、時鐘處理單元、同步單元、RAM控制邏輯產(chǎn)生單元、數(shù)據(jù)緩沖單元FIFO、寄存器單元和特殊處理單元；所述RAM控制邏輯產(chǎn)生單元、寄存器單元、特殊處理單元和時鐘處理單元分別與總線從單元接口模塊雙向連接；所述同步單元分別與特殊處理單元、寄存器單元和RAM控制邏輯產(chǎn)生單元和從單元雙向連接；所述特殊處理單元與數(shù)據(jù)緩沖單元FIFO雙向連接,數(shù)據(jù)緩沖單元FIFO與同步單元雙向連接；所述從單元與時鐘處理單元單向連接。在系統(tǒng)中，用戶可以通過以下幾個方面達到對通用的從單元接口模塊進行復用的目的一、如果采用其他片上總線，可以設(shè)計采用的總線和AHB總線的轉(zhuǎn)換接口，或設(shè)計采用的總線BSI接口。二、如果內(nèi)部不需要中斷、RAM、FIF0，直接通過編譯選項參數(shù)進行選擇。三、提供了兩個時鐘域之間的脈沖到脈沖、脈沖到電平、異步握手等同步方法，用戶可根據(jù)應用進行定制。四、特殊處理單元與內(nèi)核之間的接口通過編譯選項進行選擇，內(nèi)核的處理請需滿足特殊處理單元的規(guī)范。所述BSI模塊，將總線上的信號進行鎖存，然后通過邏輯運算產(chǎn)生四類控制信號。第一類為時鐘使能信號，控制時鐘處理單元，決定是否關(guān)閉模塊時鐘；第二類為存儲器直接訪問控制信號，控制特殊處理單元；第三類為讀寫寄存器的控制信號，讀寫寄存器單元;第四類為讀寫RAM的控制信號，用于RAM控制邏輯產(chǎn)生單元。 所述時鐘處理單元，根據(jù)外部模塊工作狀態(tài)信號和寄存器單元中的時鐘管理寄存器，將輸入的時鐘分成三個時鐘輸出。其一模塊接口系統(tǒng)時鐘，用于BSI模塊、RAM控制邏輯產(chǎn)生單元、數(shù)據(jù)緩沖單元FIFO、寄存器單元、特殊處理單元。剩下的內(nèi)核工作時鐘和內(nèi)核系統(tǒng)時鐘，分別用于從單元內(nèi)核的工作和讀寫訪問。所述同步單元，對一下在數(shù)據(jù)緩沖FIFO、寄存器模塊、特殊處理單元、RAM控制邏輯產(chǎn)生單元和外設(shè)內(nèi)核之間傳輸?shù)臄?shù)據(jù)和控制信號進行同步，消除異時鐘域之間的亞穩(wěn)態(tài)(因為外設(shè)內(nèi)核與其他模塊在不同的時鐘域)。所述RAM控制邏輯產(chǎn)生單元，根據(jù)BSI模塊的控制信號，產(chǎn)生訪問從單元內(nèi)部RAM的讀、寫時序信號。若該單元與從單元位于不同的時鐘域，那么讀寫時序信號必須經(jīng)過同步，如圖I所示。所述數(shù)據(jù)緩沖單元FIFO，為了保證SoC和外設(shè)的訪問速度，主要用于緩存從單元的讀寫數(shù)據(jù)，用戶可以通過兩種方式讀、寫從單元的數(shù)據(jù)，即存儲器直接存取方式或者遵循總線協(xié)議讀取，因此數(shù)據(jù)緩沖單元FIFO必須同時與特殊處理單元和寄存器單元有數(shù)據(jù)通路。所述寄存器單元，包含所有的功能寄存器處理，寄存器單元輸出的寄存器各個有效單元會連接到模塊的內(nèi)核單元。簡要介紹如下通過BSI模塊對其內(nèi)部的寄存器進行讀寫；同時寄存器單元內(nèi)部的時鐘管理寄存器用于時鐘管理模塊，因此與時鐘管理模塊有連接；最后處理器寫從單元的過程為總線一BSI模塊一寄存器單元的發(fā)送寄存器一FIFO —同步單元一從單元；處理器讀從單元的過程為從單元一同步單元一FIFO —寄存器單元的接受寄存器一BSI模塊一總線。因此，寄存器單元與數(shù)據(jù)緩沖單元FIFO有數(shù)據(jù)通路。所述特殊處理模塊，處理來自數(shù)據(jù)緩沖單元FIFO、從單元內(nèi)核的中斷，并且區(qū)別這些中斷為DMA請求或者一般的中斷，若為一般的中斷，則送往中斷控制器；若DMA請求，則送往DMA控制器。因為特殊處理模塊中的任意一個中斷源都可以通過寄存器單元的某些寄存器進行屏蔽、設(shè)置等，因此特殊處理模塊與寄存器單元有單相的連接。本實用新型的有益效果是只需要對該接口模塊做配置上的改變或者改變某些編譯參數(shù)，就可以使之適用不同的外設(shè)內(nèi)核和各種總線的連接，減少了開發(fā)專用接口 IP核的工作量，加快了 SOC集成速度，縮短了研發(fā)周期，使真正外設(shè)IP復用成為現(xiàn)實。


圖I為本實用新型的通用從單元接口模塊；圖2為本實用新型UART通過總線從單元通用接口集成到AHB總線圖。
具體實施方式
以下結(jié)合附圖對本實用新型做進一步詳細描述參見圖1-2，本實用新型采用的技術(shù)方案是為了使該通用總線從單元接口真正成為通用接口，實用新型人分析了不同常用接口的共性問題，發(fā)現(xiàn)盡管總線接口各異，但總線接口有一些共有的功能，如協(xié)議轉(zhuǎn)換、數(shù)據(jù)緩存等。實用新型人采用層次化設(shè)計方法，將接口劃分為不同的功能模塊，結(jié)合實際應用，將其集成到一個核內(nèi)，開發(fā)了通用的從單元接口模塊。其通用性設(shè)計中主要考慮如下· 總線適應性考慮對于一個外設(shè)內(nèi)核而言，可能需要連接到不同的系統(tǒng)總線上，因此，作為通用的從單元接口必然需要支持不同的總線協(xié)議?；诖?設(shè)計了 BSI (BusSlave Interface)功能模塊，該模塊可以將不同總線協(xié)議轉(zhuǎn)換成通用的從單元接口模塊遵循的簡單通信協(xié)議，從而將不同總線的時序與外設(shè)內(nèi)核操作時序分開。當外設(shè)需要連接到不同總線時，設(shè)計人員只需要修改BSI中負責協(xié)議轉(zhuǎn)換的部分，就可以設(shè)計出不同的BSI模塊，如I2C BSI，這樣就可以實現(xiàn)通用的從單元接口模塊連接到任意總線的目標。 外設(shè)基本架構(gòu)考慮考慮有些外設(shè)內(nèi)有RAM，通用的從單元接口模塊內(nèi)同樣設(shè)計了 RAM的控制邏輯，若外設(shè)沒有RAM，可直接通過編譯選項參數(shù)進行選擇。 時鐘設(shè)計考慮SoC設(shè)計中，有些模塊對功耗要求比較嚴格?？紤]到不同的用戶應用要求不同，設(shè)計了時鐘管理模塊，其主要設(shè)計考慮如下I)用戶可以通過編譯選項參數(shù)進行選擇，決定外設(shè)使用系統(tǒng)時鐘或者異步時鐘，然后經(jīng)過分頻生成模塊的工作時鐘。2)用戶可以通過配置時鐘管理寄存器，使外設(shè)工作在不同的工作狀態(tài)(標準運行模式、可選運行模式、禁止模式、片上調(diào)試模式)，為外設(shè)提供不同的時鐘頻率或者關(guān)閉外設(shè)的時鐘，有效降低功耗。3)引入多達5個門控時鐘模塊，可以有效安全關(guān)閉那些不使用的模塊的時鐘，降低功耗。基于此，通用總線從單元接口 IP可以適應對功耗要求不同的從單元內(nèi)核。
可定制的數(shù)據(jù)包工作方式考慮到一些外設(shè)的數(shù)據(jù)傳輸采用基于數(shù)據(jù)幀的方式，因此在設(shè)計中，增加了高速數(shù)據(jù)緩沖FIFO，該FIFO支持基于數(shù)據(jù)幀的傳輸方式。另外，設(shè)計中還考慮了 VIP的重用性及數(shù)據(jù)寬度適應性等。經(jīng)過上述通用性考慮的通用總線從單元接口，滿足多數(shù)內(nèi)核的總線接口的要求，有效降低了 SOC研發(fā)過程中開發(fā)專用接口 IP的時間，加快了 SOC的研制周期。本實用新型提出的通用的從單元接口，包括總線從單元接口(BusSlaveInterface)模塊(以下簡稱BSI模塊)、時鐘處理單元、同步單元、RAM控制邏輯產(chǎn)生單元、數(shù)據(jù)緩沖單元FIFO、寄存器單元、特殊處理單元(主要是中斷處理模塊)。其連接關(guān)系如圖I所示。通用的從單元接口模塊的一個實施實例電路，如圖2所示，異步串行收發(fā)器UART
通過通用的從單元接口模塊集成到AHB總線上。電路包括了 AHB-BSI模塊、時鐘處理單元、特殊處理單元、寄存器單元、高速數(shù)據(jù)緩沖FIFO及外設(shè)IP核UART。所述AHB-BSI模塊，負責AHB協(xié)議的處理，以及總線與特殊處理單元、時鐘管理單元以及FIFO和RAM之間的總線接口處理，AHB符合AMBA 2. 0協(xié)議。BSI的完成以下功能
①譯碼?？偩€地址線必須經(jīng)過譯碼產(chǎn)生訪問寄存器或者RAM的控制信號。②超時處理。AHB沒有實現(xiàn)超時處理，為防止總線死鎖，BSI具有超時處理能力。③外設(shè)時鐘管理。產(chǎn)生時鐘處理單元的控制信號，使時鐘處理單元打開相關(guān)的門控時鐘。所述寄存器模塊，包含所有的功能寄存器處理，寄存器單元輸出的寄存器各個有效單元會連接到模塊的內(nèi)核單元。共定義了 23個32位的寄存器，其中9個用于中斷處理請求模塊，2個為數(shù)據(jù)緩沖區(qū)FIFO和UART的配置寄存器，其余的用于通用的從單元接口模塊的各項功能實現(xiàn)。通過對本模塊定義的寄存器的配置，可以實現(xiàn)通用的從單元接口模塊的不同的工作模式。所述特殊處理模塊，主要處理模塊的中斷和DMA請求。其中8個DMA請求與FIFO有關(guān)。特殊處理模塊需要檢測來自內(nèi)核的請求是中斷請求還是DMA請求，采用了兩級中斷處理方式，將通用的從單元接口模塊內(nèi)部因各種錯誤引起的中斷相或，作為第二級中斷的一個輸入，進入正常的中斷請求模塊。這里需要說明的是通用的從單元接口模塊內(nèi)部的各種錯誤引起的中斷(包括DMA請求)分別可以通過軟件進行設(shè)置、清除和屏蔽。該模塊將處理后的請求送到外部中斷控制器或者DMA控制器。所述時鐘處理單元，該模塊將從單元系統(tǒng)時鐘和從單元工作時鐘分開，從單元系統(tǒng)時鐘為高頻時鐘，主要用于總線對從單元的讀寫訪問。內(nèi)核時鐘為外設(shè)功能模塊所用的時鐘，為低頻時鐘，由系統(tǒng)時鐘分頻產(chǎn)生。具體此例的設(shè)計中，可以通過寫時鐘管理寄存器關(guān)閉UART的時鐘，節(jié)省功耗。所述FIF0，F(xiàn)IF0的主要作用是數(shù)據(jù)緩沖。通常外設(shè)在其內(nèi)核與總線間需要數(shù)據(jù)緩沖，以使外設(shè)的字符處理速度與總線系統(tǒng)的傳輸速度相適應。主要分為下述兩類緩沖1)發(fā)送數(shù)據(jù)緩沖，用于從總線到外設(shè)的數(shù)據(jù)緩沖。2)接收數(shù)據(jù)緩沖，用于從外設(shè)內(nèi)核到總線的數(shù)據(jù)傳輸。UART的數(shù)據(jù)傳輸沒有幀的概念，但是該FIFO支持突發(fā)傳輸，可以極大提高UART的性能。該例中，接收和發(fā)送FIFO的寬度和深度都是32。以上所述，僅是本實用新型的較佳實施例而已，并非對本實用新型作任何形式上的限制，雖然本實用新型已以較佳實施例揭露如上，然而并非用以限定本實用新型，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本實用新型技術(shù)方案范圍內(nèi)，當可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動或修飾為等同變化的等效實施例，但凡是未脫離本實用新型技術(shù)方案的內(nèi)容，依據(jù)本實用新型的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾，仍屬于本實用新型技術(shù)方案的范圍內(nèi)。
權(quán)利要求1.總線從單元通用接口，其特征在于包括總線從單元接口模塊、時鐘處理單元、同步單元、RAM控制邏輯產(chǎn)生單元、數(shù)據(jù)緩沖單元FIFO、寄存器單元和特殊處理單元；所述RAM控制邏輯產(chǎn)生單元、寄存器單元、特殊處理單元和時鐘處理單元分別與總線從單元接口模塊雙向連接；所述同步單元分別與特殊處理單元、寄存器單元和RAM控制邏輯產(chǎn)生單元和從單元雙向連接。
2.如權(quán)利要求I所述總線從單元通用接口，其特征在于所述特殊處理單元與數(shù)據(jù)緩沖單元FIFO雙向連接,數(shù)據(jù)緩沖單元FIFO與同步單元雙向連接；所述從單元與時鐘處理單元單向連接。
3.如權(quán)利要求I所述總線從單元通用接口，其特征在于所述總線從單元接口模塊將總線上的信號進行鎖存，然后通過邏輯運算產(chǎn)生四類控制信號；第一類為時鐘使能信號，控制時鐘處理單元，決定是否關(guān)閉模塊時鐘；第二類為存儲器直接訪問控制信號，控制特殊處理單元；第三類為讀寫寄存器的控制信號，讀寫寄存器單元；第四類為讀寫RAM的控制信號，用于RAM控制邏輯產(chǎn)生單元。
4.如權(quán)利要求I所述總線從單元通用接口，其特征在于 所述時鐘處理單元根據(jù)外部模塊工作狀態(tài)信號和寄存器單元中的時鐘管理寄存器，將輸入的時鐘分成三個時鐘輸出；其一模塊接口系統(tǒng)時鐘，用于總線從單元接口模塊、RAM控制邏輯產(chǎn)生單元、數(shù)據(jù)緩沖單元FIFO、寄存器單元和特殊處理單元；剩下的內(nèi)核工作時鐘和內(nèi)核系統(tǒng)時鐘，分別用于從單元內(nèi)核的工作和讀寫訪問。
5.如權(quán)利要求I所述總線從單元通用接口，其特征在于所述同步單元對一下在數(shù)據(jù)緩沖FIFO、寄存器模塊、特殊處理單元、RAM控制邏輯產(chǎn)生單元和外設(shè)內(nèi)核之間傳輸?shù)臄?shù)據(jù)和控制信號進行同步，消除異時鐘域之間的亞穩(wěn)態(tài)。
6.如權(quán)利要求I所述總線從單元通用接口，其特征在于所述RAM控制邏輯產(chǎn)生單元根據(jù)總線從單元接口模塊的控制信號，產(chǎn)生訪問從單元內(nèi)部RAM的讀、寫時序信號；若該單元與從單元位于不同的時鐘域，那么讀寫時序信號必須經(jīng)過同步。
7.如權(quán)利要求I所述總線從單元通用接口，其特征在于所述數(shù)據(jù)緩沖單元FIFO，為了保證SoC和外設(shè)的訪問速度，用于緩存從單元的讀寫數(shù)據(jù)，用戶通過兩種方式讀、寫從單元的數(shù)據(jù)，即存儲器直接存取方式或者遵循總線協(xié)議讀取，因此數(shù)據(jù)緩沖單元FIFO必須同時與特殊處理單元和寄存器單元有數(shù)據(jù)通路。
8.如權(quán)利要求I所述總線從單元通用接口，其特征在于所述寄存器單元包含所有的功能寄存器處理，寄存器單元輸出的寄存器各個有效單元會連接到模塊的內(nèi)核單元。
9.如權(quán)利要求I所述總線從單元通用接口，其特征在于所述特殊處理模塊處理來自數(shù)據(jù)緩沖單元FIFO、從單元內(nèi)核的中斷，并且區(qū)別這些中斷為DMA請求或者一般的中斷，若為一般的中斷，則送往中斷控制器；若DMA請求，則送往DMA控制器。
專利摘要本實用新型公開了一種總線從單元通用接口，包括總線從單元接口模塊、時鐘處理單元、同步單元、RAM控制邏輯產(chǎn)生單元、數(shù)據(jù)緩沖單元FIFO、寄存器單元和特殊處理單元；所述RAM控制邏輯產(chǎn)生單元、寄存器單元、特殊處理單元和時鐘處理單元分別與總線從單元接口模塊雙向連接；所述同步單元分別與特殊處理單元、寄存器單元和RAM控制邏輯產(chǎn)生單元和從單元雙向連接。本實用新型的總線從單元通用接口利用總線讀寫寄存器單元或者修改編譯參數(shù)，對上面各模塊的工作模式、工作方式進行選擇，從而可以連接不同的外設(shè)內(nèi)核到各種總線上，有效的降低了SOC開發(fā)周期。
文檔編號G06F13/40GK202495036SQ20122011463
公開日2012年10月17日 申請日期2012年3月23日 優(yōu)先權(quán)日2012年3月23日
發(fā)明者李小波, 段青亞, 盛廷義, 陳慶宇, 馬毅超 申請人:中國航天科技集團公司第九研究院第七七一研究所