專利名稱：一種提升283系列dsp維護效率的裝置的制作方法
技術領域：
本實用新型應用于所有采用283系列DSP作為主控芯片的產(chǎn)品，具體涉及ー種提升283系列DSP維護效率的裝置。
背景技術：
283系列DSP作為TI公司主推的32位高檔CPU，其支持浮點運算，事件管理器和AD等模塊較281系列有了較大改迸，更加適合廣大編程人員，因而在各個行業(yè)得到了越來越廣泛的應用。 與之前的DSP或者單片機相比，283系列DSP在加密和解密方面顯得更加嚴謹。程序加密時，除了需要設置Flash密碼外，還需要注意程序代碼在DSP程序存儲器區(qū)所放置的位置，否則CPU無法正常運行；加密后的程序升級維護吋，僅僅輸入密碼是無效的，必須更改啟動模式，才能使用仿真器進行調(diào)試，這對生產(chǎn)廠家造成了諸多不便。為了解決該問題，大部分廠家采用的是撥碼開關或者按鈕，上電前將撥碼開關或者按鈕打到啟動模式選擇狀態(tài)，維護結(jié)束后將其恢復到從FLASH啟動狀態(tài)，但是撥碼開關和按鈕都需要人工操作，并且需要在結(jié)構(gòu)外殼上留出操作空間，這增加了結(jié)構(gòu)和硬件設計難度，并且可能降低產(chǎn)品可靠性。283系列DSP中啟動模式選擇見表1 :
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! 50Jj^I 1； e； -Kc； r-,yp_.；本實用新型要解決的技術問題是提供一種提升283系列DSP維護效率的裝置。本實用新型為解決上述技術問題所采取的技術方案為一種提升283系列DSP維護效率的裝置，其特征在于它包括與DSP連接的分頻器和延時器；其中分頻器的輸入端與DSP的時鐘輸入端連接；延時器的一個輸入端與分頻器的輸出端連接，另ー個輸出端與DSP的復位輸入端連接，延時器的輸出端同時與DSP的GPI086/XA14和GPI087/XA15管腳連接。按上述方案，所述的分頻器和延時器通過復雜可編程邏輯器件實現(xiàn)。一種提升283系列DSP維護效率的方法，它包含以下步驟[0009]1)時鐘信號同時送給分頻器和DSP，分頻器通過對時鐘信號的分頻，得到頻率較低的時鐘信號，并傳給延時器；2)復位信號同時送給延時器和DSP，延時器使用該頻率較低的時鐘信號對復位信號進行計數(shù)延時，然后將其輸出送給DSP的GPI086/XA14和GPI087/XA15管腳；所述延時器的延時時間內(nèi)，操作人員完成仿真器與DSP之間的連接。按上述方案，所述的分頻器和延時器通過復雜可編程邏輯器件實現(xiàn)；所述延時器的延時時間通過在復雜可編程邏輯器件修改延時器計數(shù)值來調(diào)整。按上述方案，所述的延時器的延時時間不大于1秒。本實用新型的有益效果為 1、系統(tǒng)上電后，在本實用新型裝置控制下，延時器有延時，使得GPI086/XA14和GPI087/XA15兩個管腳輸入信號均為0，由表1得到DSP進入模式3(Branch to check bootmode);經(jīng)過延時器的延時時間后，GPI086/XA14和GPI087/XA15兩個管腳輸入信號均為1，由表1得到DSP進入模式F (Jump to Flash);操作人員可在延時時間內(nèi)完成仿真器與DSP之間的連接。整個過程完全自動，無需使用撥碼開關或者按鈕，無需在結(jié)構(gòu)上留出位置，即簡化了結(jié)構(gòu)設計又降低了硬件成本。2、米用 CPLD (Complex Programmable Logic Device,復雜可編程邏輯器件)來實現(xiàn)分頻器和延時器的功能，在試驗選擇合適的延時時間時，只需要修改CPLD程序中的延時器計數(shù)時間即可，方便快捷。3、本實用新型裝置無需額定的硬件資源，無需手動操作，將解密過程簡化為簡單的密碼輸入過程，這樣即不會造成程序泄密，又提高了程序維護效率，同時不會對硬件和結(jié)構(gòu)造成影響，非常值得推廣。

圖1為本實用新型一實施例的結(jié)構(gòu)框圖。圖2為本實用新型一實施例的工作時序圖。
具體實施方式
圖1為本實用新型ー實施例的結(jié)構(gòu)框圖，本實施例裝置包括與DSP連接的CPLD，CPLD中包含分頻器和延時器；其中分頻器的輸入端與DSP的時鐘輸入端連接；延時器的一個輸入端與分頻器的輸出端連接，另ー個輸出端與DSP的復位輸入端連接，延時器的輸出端同時與DSP的GPI086/XA14和GPI087/XA15管腳連接。復位信號RST和系統(tǒng)時鐘信號CLK同時送給CPLD和DSP，在CPLD內(nèi)部，首先是通過對時鐘信號CLK的分頻，得到頻率較低的時鐘信號，然后使用該頻率較低的時鐘信號對復位信號RST進行計數(shù)延時，將其輸出送給DSP的管腳GPI086/XA14和GPI087/XA15，從而完成自動模式選擇功能。圖2為本實用新型一實施例的工作時序圖，t0時刻，系統(tǒng)上電，DSP進入復位狀態(tài)；tl時刻，DSP完成復位，DSP開始進入模式選擇狀態(tài)，由于此時管腳GPI086/XA14和GPI087/XA15受CPLD控制為低電平，DSP進入調(diào)試模式，此時DSP程序一直處于死循環(huán)查找啟動模式狀態(tài)，編程人員可以在tl-t2時間內(nèi)完成仿真器的連接，可以通過仿真器控制程序的運行；t2時刻，管腳GPI086/XA14和GPI087/XA15受CPLD控制為高電平，保證CPU不插仿真器工作時，程序在t2時刻開始從DSP內(nèi)部Flash啟動。注意tl到t2之間的時間受到變頻器上電緩沖的影響，時間不宣過長，否則會増大 上電緩沖電阻的應力，降低硬件可靠性，因此該時間選擇為Is以內(nèi)比較合適，也可以通過試驗確定，該時間可以通過修改延時器進行變化。
權利要求1.一種提升283系列DSP維護效率的裝置，其特征在于它包括與DSP連接的分頻器和延時器；其中分頻器的輸入端與DSP的時鐘輸入端連接；延時器的一個輸入端與分頻器的輸出端連接，另一個輸出端與DSP的復位輸入端連接,延時器的輸出端同時與DSP的GPI086/XA14 和 GPI087/XA15 管腳連接。
2.根據(jù)權利要求I所述的提升283系列DSP維護效率的裝置，其特征在于所述的分頻器和延時器通過復雜可編程邏輯器件實現(xiàn)。
專利摘要本實用新型提供提升283系列DSP維護效率的裝置，包括與DSP連接的分頻器和延時器；分頻器的輸入端與DSP的時鐘輸入端連接；延時器的一個輸入端與分頻器的輸出端連接，另一個輸出端與DSP的復位輸入端連接，延時器的輸出端與DSP的GPIO86/XA14和GPIO87/XA15管腳連接。時鐘信號同時送給分頻器和DSP，分頻器對時鐘信號的分頻得到頻率較低的時鐘信號，并傳給延時器；復位信號同時送給延時器和DSP，延時器使用該時鐘信號對復位信號進行計數(shù)延時，然后將其輸出給DSP的GPIO86/XA14和GPIO87/XA15管腳；延時器的延時時間內(nèi)，操作人員完成仿真器與DSP之間的連接。
文檔編號G06F15/76GK202758350SQ20122040882
公開日2013年2月27日 申請日期2012年8月17日 優(yōu)先權日2012年8月17日
發(fā)明者康現(xiàn)偉, 王勝勇, 盧家斌, 劉亮, 李傳濤, 李四川, 李海東 申請人:中冶南方(武漢)自動化有限公司