專利名稱：多核網(wǎng)絡(luò)處理器的片上互聯(lián)結(jié)構(gòu)及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及網(wǎng)絡(luò)裝置領(lǐng)域，更進(jìn)一步涉及多核網(wǎng)絡(luò)處理器的片上互聯(lián)結(jié)構(gòu)及其方法。本發(fā)明可以使多核網(wǎng)絡(luò)處理器在結(jié)構(gòu)相對(duì)簡(jiǎn)單的同時(shí)提供較高的帶寬，具有良好的并行性、可擴(kuò)展性以及公平性。
背景技術(shù)：
主流網(wǎng)絡(luò)處理器一般包括若干個(gè)多線程包處理器(PPE)，一個(gè)協(xié)處理器，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)和靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)控制單元，加解密單元，網(wǎng)絡(luò)數(shù)據(jù)流接口單元等。協(xié)處理器在系統(tǒng)啟動(dòng)時(shí)對(duì)網(wǎng)絡(luò)處理器各單元進(jìn)行配置，多個(gè)包處理器在網(wǎng)絡(luò)處理器內(nèi)部并行運(yùn)行，通過預(yù)先編制好的微碼來控制處理流程。存儲(chǔ)單元(如DRAM和SRAM單元)、加解密單元、網(wǎng)絡(luò)數(shù)據(jù)流接口單元等數(shù)據(jù)存儲(chǔ)和處理單元均屬于共享資源。提供共享資源及其用戶之間進(jìn)行數(shù)據(jù)和命令控制信息相互通信的結(jié)構(gòu)稱為互聯(lián)，亦稱總線，它是保證網(wǎng)絡(luò)處理器高性能的決定性因素。范勇所著“多處 理器片上系統(tǒng)高性能總線互聯(lián)關(guān)鍵技術(shù)研究”的論文中，公開了一種使用基于共享總線的互聯(lián)結(jié)構(gòu)。該結(jié)構(gòu)由于在任一時(shí)間節(jié)點(diǎn)上僅允許單獨(dú)的一組數(shù)據(jù)在總線上傳輸，因此該結(jié)構(gòu)存在的不足是，缺乏擴(kuò)展性以及通信帶寬較低。朱艷所著“多核CPU中交叉開關(guān)總線的設(shè)計(jì)”的論文中，公開了一種基于交叉開關(guān)的互聯(lián)結(jié)構(gòu)。該結(jié)構(gòu)實(shí)現(xiàn)了處理單元和共享資源間點(diǎn)對(duì)點(diǎn)的連接，通信帶寬并不會(huì)受到總線競(jìng)爭(zhēng)的限制。但是該互聯(lián)結(jié)構(gòu)存在的不足是，結(jié)構(gòu)復(fù)雜、在成本、面積方面要付出很大的代價(jià)。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的不足，提出了一種結(jié)構(gòu)相對(duì)簡(jiǎn)單的同時(shí)可以提供較高帶寬，并且具有良好的并行性、可擴(kuò)展性以及公平性的互聯(lián)結(jié)構(gòu)及其方法。本發(fā)明的多核網(wǎng)絡(luò)處理器的片上互聯(lián)結(jié)構(gòu)，快速互聯(lián)模塊與處理單元(I)、處理單元(2)、SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元之間用讀數(shù)據(jù)標(biāo)識(shí)總線、寫標(biāo)識(shí)總線、寫數(shù)據(jù)總線、命令總線連接；慢速互聯(lián)模塊與處理單元(I)、處理單元(2)、DRAM控制單元(1)、DRAM控制單元(2)用讀數(shù)據(jù)標(biāo)識(shí)總線、寫標(biāo)識(shí)總線、寫數(shù)據(jù)總線、命令總線連接。處理單元(I)和處理單元(2)，用于發(fā)送命令信息、寫數(shù)據(jù)信息，接收讀數(shù)據(jù)標(biāo)識(shí)Ih息、寫標(biāo)識(shí) 目息。SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元，用于快速地接收命令信息、寫數(shù)據(jù)信息，發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息。DRAM控制單元(1)、DRAM控制單元(2)，用于慢速地接收命令信息、寫數(shù)據(jù)信息，發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息?？焖倩ヂ?lián)模塊，用于將處理單元⑴、處理單元(2)的命令信息、寫數(shù)據(jù)信息發(fā)送到SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元，將SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元的讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息發(fā)送到處理單元(I)、處理單元(2)。慢速互聯(lián)模塊，用于將處理單元(I)、處理單元(2)的命令信息、寫數(shù)據(jù)信息發(fā)送到DRAM控制單元⑴、DRAM控制單元⑵，將DRAM控制單元⑴、DRAM控制單元(2)的讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息發(fā)送到處理單元(I)、處理單元(2)。本發(fā)明多核網(wǎng)絡(luò)處理器的片上互聯(lián)方法，包括如下步驟:⑴發(fā)送命令處理單元(I)與處理單元(2)發(fā)出數(shù)據(jù)請(qǐng)求命令。⑵選擇命令2a)命令單元(I)與命令單元(2)中的仲裁器對(duì)命令總線上的命令信息進(jìn)行譯碼，使能FIFO寫總線，將命令信息寫入先入先出隊(duì)列FIFO。2b)仲裁器監(jiān)測(cè)FIFO空狀態(tài)總線，對(duì)不為空的先入先出隊(duì)列FIFO進(jìn)行優(yōu)先級(jí)仲裁，使能當(dāng)前最高優(yōu)先級(jí)先入先出隊(duì)列FIFO對(duì)應(yīng)的FIFO讀總線，將命令信息讀出先入先出隊(duì)列FIFO。2c)多路選擇器依據(jù)仲裁器發(fā)出的選擇信號(hào)，選擇相應(yīng)的通路。⑶接收命令SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包1/0接口單元、加解密單元、DRAM控制單元(1)、DRAM控制單元(2)通過對(duì)命令總線上的命令信息進(jìn)行譯碼后，分別接收發(fā)往本單元的命令。(4)判斷命令是否為讀命令4a) SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包1/0接口單元、加解密單元、DRAM控制單元(I)、DRAM控制單元(2)對(duì)接收的命令進(jìn)行譯碼,獲得處理單元發(fā)送的命令類型。4b)判斷處理單元發(fā)送的命令類型是否為讀命令，如果是，則執(zhí)行步驟(5);如果否，則執(zhí)行步驟(8)。(5)發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包1/0接口單元、加解密單元、DRAM控制單元(I)、DRAM控制單元(2)發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息。(6)選擇讀數(shù)據(jù)標(biāo)識(shí)信息6a)讀數(shù)據(jù)標(biāo)識(shí)單元(I)、讀數(shù)據(jù)標(biāo)識(shí)單元(2)中的仲裁器對(duì)讀數(shù)據(jù)標(biāo)識(shí)總線中的讀數(shù)據(jù)標(biāo)識(shí)信息進(jìn)行譯碼，使能FIFO寫總線，將讀數(shù)據(jù)標(biāo)識(shí)信息寫入先入先出隊(duì)列FIFO。6b)仲裁器監(jiān)測(cè)FIFO空狀態(tài)總線，對(duì)不為空的先入先出隊(duì)列FIFO進(jìn)行優(yōu)先級(jí)仲裁，使能當(dāng)前最高優(yōu)先級(jí)先入先出隊(duì)列FIFO對(duì)應(yīng)的FIFO讀總線，將讀數(shù)據(jù)標(biāo)識(shí)信息讀出先入先出隊(duì)列FIFO。6c)多路選擇器依據(jù)仲裁器發(fā)出的選擇信號(hào)選擇相應(yīng)的通路。(7)接收讀數(shù)據(jù)標(biāo)識(shí)信息處理單元(I)、處理單元(2)通過對(duì)讀數(shù)據(jù)標(biāo)識(shí)總線上的讀數(shù)據(jù)標(biāo)識(shí)信息進(jìn)行譯碼后，分別接收發(fā)往本單元的讀數(shù)據(jù)標(biāo)識(shí)信息。
(8)發(fā)送寫標(biāo)識(shí)信息SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元、DRAM控制單元(I)、DRAM控制單元(2)發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息。(9)選擇寫標(biāo)識(shí)信息9a)寫標(biāo)識(shí)單元(I)、寫標(biāo)識(shí)單元(2)中的仲裁器對(duì)寫標(biāo)識(shí)總線中的寫標(biāo)識(shí)信息進(jìn)行譯碼，使能FIFO寫總線，將寫標(biāo)識(shí)信息寫入先入先出隊(duì)列FIFO。9b)仲裁器監(jiān)測(cè)FIFO空狀態(tài)總線，對(duì)不為空的先入先出隊(duì)列FIFO進(jìn)行優(yōu)先級(jí)仲裁，使能當(dāng)前最高優(yōu)先級(jí)先入先出隊(duì)列FIFO對(duì)應(yīng)的FIFO讀總線，將寫標(biāo)識(shí)信息讀出先入先出隊(duì)列FIFO。9c)多路選擇器依據(jù)仲裁器發(fā)出的選擇信號(hào)，選擇相應(yīng)的通路。(10)接收寫標(biāo)識(shí)信息處理單元(I)、處理單元(2)通過對(duì)寫標(biāo)識(shí)總線上的寫標(biāo)識(shí)信息進(jìn)行譯碼后，分別接收發(fā)往本單元的寫標(biāo)識(shí)信息。(11)發(fā)送寫數(shù)據(jù)信息處理單元(I)、處理單元(2)分別通過對(duì)接收的寫標(biāo)識(shí)信息進(jìn)行譯碼后，發(fā)送寫數(shù)據(jù)信息。(12)選擇寫數(shù)據(jù)信息寫數(shù)據(jù)單元(I)、寫數(shù)據(jù)單元(2)、寫數(shù)據(jù)單元(3)中的譯碼器依據(jù)寫標(biāo)識(shí)單元
(I)、寫標(biāo)識(shí)單元(2)、寫標(biāo)識(shí)(3)中仲裁器發(fā)出的數(shù)據(jù)選擇信號(hào)，選擇相應(yīng)通路。(13)接收寫數(shù)據(jù)信息SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包1/0接口單元、加解密單元、DRAM控制單元(1)、DRAM控制單元(2)通過對(duì)寫數(shù)據(jù)總線上的寫數(shù)據(jù)信息進(jìn)行譯碼后，分別接收發(fā)往本單元的寫數(shù)據(jù)信息。本發(fā)明與現(xiàn)有技術(shù)相比有以下特點(diǎn):第一，由于本發(fā)明的系統(tǒng)中每個(gè)共享資源都有一組命令總線、讀數(shù)據(jù)標(biāo)識(shí)總線、寫標(biāo)識(shí)總線、寫數(shù)據(jù)總線，克服了現(xiàn)有技術(shù)共享總線結(jié)構(gòu)所帶來擴(kuò)展性差的缺點(diǎn)，使得本發(fā)明共享資源的數(shù)量可以根據(jù)需要進(jìn)行擴(kuò)展。第二，由于本發(fā)明的系統(tǒng)采用的互聯(lián)結(jié)構(gòu)使得各處理單元可以并行工作，克服了現(xiàn)有技術(shù)通信帶寬比較低的缺點(diǎn)，從而使得本發(fā)明通信帶寬比較高。第三，由于本發(fā)明的系統(tǒng)將片上互聯(lián)結(jié)構(gòu)分為快速互聯(lián)結(jié)構(gòu)和慢速互聯(lián)結(jié)構(gòu)，克服了現(xiàn)有技術(shù)處理單元和共享資源之間點(diǎn)對(duì)點(diǎn)連接帶來的結(jié)構(gòu)復(fù)雜、面積大、成本高的缺點(diǎn)，使得本發(fā)明片上互聯(lián)結(jié)構(gòu)相對(duì)簡(jiǎn)單，面積和成本控制比較理想。第四，由于本發(fā)明的方法保證了命令選擇和數(shù)據(jù)選擇的公平性，使得本發(fā)明處理單元和共享資源可以充分發(fā)揮性能。


圖1是本發(fā)明結(jié)構(gòu)的方框圖；圖2是本發(fā)明結(jié)構(gòu)中快速互聯(lián)模塊的方框圖；圖3是本發(fā)明結(jié)構(gòu)中慢速互聯(lián)模塊的方框圖4是本發(fā)明方法的流程圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的結(jié)構(gòu)做進(jìn)一步的描述。參照附圖1，本發(fā)明的結(jié)構(gòu)包括處理單元(I)、處理單元(2)、SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元、DRAM控制單元(I)、DRAM控制單元
(2)。由于SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元和DRAM控制單元(1)、DRAM控制單元(2)在接收數(shù)據(jù)和發(fā)送數(shù)據(jù)速度的快慢上存在差異，所以將片上互聯(lián)分為快速互聯(lián)模塊和慢速互聯(lián)模塊。同時(shí)為了使片上互聯(lián)結(jié)構(gòu)具備良好的擴(kuò)展性，處理單元(I)、處理單元(2)、SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元、DRAM控制單元(I)、DRAM控制單元(2)分別擁有一組讀數(shù)據(jù)標(biāo)識(shí)總線、寫標(biāo)識(shí)總線、寫數(shù)據(jù)總線、命令總線?？焖倩ヂ?lián)模塊與處理單元(I)、處理單元(2)、SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元之間用讀數(shù)據(jù)標(biāo)識(shí)總線、寫標(biāo)識(shí)總線、寫數(shù)據(jù)總線、命令總線連接；慢速互聯(lián)模塊與處理單元(I)、處理單元(2)、DRAM控制單元(I)、DRAM控制單元(2)用讀數(shù)據(jù)標(biāo)識(shí)總線、寫標(biāo)識(shí)總線、寫數(shù)據(jù)總線、命令總線連接；處理單元(I)和處理單元(2)，用于發(fā)送命令信息、寫數(shù)據(jù)信息，接收讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息；SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元，用于快速地接收命令信息、寫數(shù)據(jù)信息，發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息；DRAM控制單元(I)、DRAM控制單元(2)，用于慢速地接收命令信息、寫數(shù)據(jù)信息，發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息；快速互聯(lián)模塊，用于將處理單元(I)、處理單元(2)的命令信息、寫數(shù)據(jù)信息發(fā)送到SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元，將SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元的讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息發(fā)送到處理單元(I)、處理單元(2);慢速互聯(lián)模塊，用于將處理單元(I)、處理單元(2)的命令信息、寫數(shù)據(jù)信息發(fā)送到DRAM控制單元⑴、DRAM控制單元(2)，將DRAM控制單元
(I)、DRAM控制單元(2)的讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息發(fā)送到處理單元(I)、處理單元(2)。參照附圖2，本發(fā)明結(jié)構(gòu)中的快速互聯(lián)模塊包括讀數(shù)據(jù)標(biāo)識(shí)單元(I)、讀數(shù)據(jù)標(biāo)識(shí)單元(2)、寫標(biāo)識(shí)單元(I)、寫標(biāo)識(shí)單元(2)、寫數(shù)據(jù)單元(I)、寫數(shù)據(jù)單元(I)、命令單元
(I)。這樣每個(gè)處理單元分別與一組讀數(shù)據(jù)標(biāo)識(shí)單元、寫標(biāo)識(shí)單元、寫數(shù)據(jù)單元相對(duì)應(yīng)，可以使SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元可以快速、并行地發(fā)送和接收數(shù)據(jù)信息。由于一個(gè)命令可以請(qǐng)求多組數(shù)據(jù)，SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元接收命令的次數(shù)遠(yuǎn)小于發(fā)送和接收數(shù)據(jù)的次數(shù)，所以快速互聯(lián)模塊中在處理單元(I)、處理單元⑵與SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元之間只設(shè)置了一個(gè)命令單元(I)。在快速互聯(lián)模塊中的讀數(shù)據(jù)標(biāo)識(shí)單元(I)包括一個(gè)仲裁器、四個(gè)FIFO、一個(gè)多路選擇器；仲裁器的輸入端通過讀數(shù)據(jù)標(biāo)識(shí)總線與SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接；仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與四個(gè)FIFO連接；四個(gè)FIFO的輸入端通過讀數(shù)據(jù)標(biāo)識(shí)總線與SRAM控制單元⑴、SRAM控制單元⑵、網(wǎng)絡(luò)包1/0接口單元、加解密單元連接；四個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；多路選擇器的輸入端通過FIFO總線與四個(gè)FIFO連接；多路選擇器的輸入端通過選擇總線與仲裁器連接；所述的多路選擇器的輸出端通過讀數(shù)據(jù)標(biāo)識(shí)總線與處理單元(I)連接?？焖倩ヂ?lián)模塊中的讀數(shù)據(jù)標(biāo)識(shí)單元(2)包括一個(gè)仲裁器、四個(gè)FIFO、一個(gè)多路選擇器；仲裁器的輸入端通過讀數(shù)據(jù)標(biāo)識(shí)總線與SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接；仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與四個(gè)FIFO連接；四個(gè)FIFO的輸入端通過讀數(shù)據(jù)標(biāo)識(shí)總線與SRAM控制單元(I)、SRAM控制單元
(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接；四個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；多路選擇器的輸入端通過FIFO總線與四個(gè)FIFO連接；多路選擇器的輸入端通過選擇總線與仲裁器連接；多路選擇器的輸出端通過讀數(shù)據(jù)標(biāo)識(shí)總線與處理單元(2)連接?？焖倩ヂ?lián)模塊中的寫標(biāo)識(shí)單元(I)包括一個(gè)仲裁器、四個(gè)FIFO、一個(gè)多路選擇器；仲裁器的輸入端通過寫標(biāo)識(shí)總線與SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接；仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與四個(gè)FIFO連接；四個(gè)FIFO的輸入端通過寫標(biāo)識(shí)總線與SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接；四個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；多路選擇器的輸入端通過FIFO總線與四個(gè)FIFO連接；多路選擇器的輸入端通過選擇總線與仲裁器連接；多路選擇器的輸出端通過寫標(biāo)識(shí)總線與處理單元(I)連接?？焖倩ヂ?lián)模塊中的寫標(biāo)識(shí)單元(2)包括一個(gè)仲裁器、四個(gè)FIFO、一個(gè)多路選擇器；仲裁器的輸入端通過寫標(biāo)識(shí)總線與SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包1/0接口單元、加解密單元連接；仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與四個(gè)FIFO連接；四個(gè)FIFO的輸入端通過寫標(biāo)識(shí)總線與SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包1/0接口單元、加解密單元連接；四個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；多路選擇器的輸入端通過FIFO總線與四個(gè)FIFO連接；多路選擇器的輸入端通過選擇總線與仲裁器連接；多路選擇器的輸出端通過寫標(biāo)識(shí)總線與處理單元(2)連接?？焖倩ヂ?lián)模塊中的寫數(shù)據(jù)單元(I)包括一個(gè)譯碼器，譯碼器的輸入端通過寫數(shù)據(jù)總線與處理單元(I)連接；譯碼器的輸入端通過數(shù)據(jù)選擇總線與寫標(biāo)識(shí)單元(I)中的仲裁器連接；譯碼器的輸出端通過寫數(shù)據(jù)總線與SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包1/0接口單元、加解密單元連接?？焖倩ヂ?lián)模塊中的寫數(shù)據(jù)單元(2)包括一個(gè)譯碼器，譯碼器的輸入端通過寫數(shù)據(jù)總線與處理單元(2)連接；譯碼器的輸入端通過數(shù)據(jù)選擇總線與寫標(biāo)識(shí)單元(2)中的仲裁器連接；譯碼器的輸出端通過寫數(shù)據(jù)總線與SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包1/0接口單元、加解密單元連接?？焖倩ヂ?lián)模塊中的命令單元(I)包括一個(gè)仲裁器、兩個(gè)FIFO、一個(gè)多路選擇器，仲裁器的輸入端通過命令總線與處理單元(I)、處理單元(2)連接；仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與兩個(gè)FIFO連接；兩個(gè)FIFO的輸入端通過命令總線與處理單元(I)、處理單元(2)連接；兩個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；多路選擇器的輸入端通過FIFO總線與兩個(gè)FIFO連接；多路選擇器的輸入端通過選擇總線與仲裁器連接；多路選擇器的輸出端通過命令總線與DRAM控制單元(I)、DRAM控制單元(2)連接。仲裁器，用于監(jiān)測(cè)輸入的總線、FIFO空狀態(tài)總線，控制先入先出隊(duì)列FIFO的寫入和讀出，發(fā)出選擇信號(hào)選通多路選擇器；先入先出隊(duì)列FIF0，用于緩存對(duì)應(yīng)的信息；多路選擇器，用于選通相應(yīng)的數(shù)據(jù)通路；譯碼器，用于選通相應(yīng)的數(shù)據(jù)通路。參照附圖3，慢速互聯(lián)模塊中包括讀數(shù)據(jù)標(biāo)識(shí)單元(3)、寫標(biāo)識(shí)單元(3)、寫數(shù)據(jù)單元(3)、命令單元(2)。由于DRAM控制單元(1)、DRAM控制單元(2)接收和發(fā)送數(shù)據(jù)速度比較慢，所以處理單元⑴、處理單元⑵與DRAM控制單元⑴、DRAM控制單元⑵之間只有一組讀數(shù)據(jù)標(biāo)識(shí)單元、寫標(biāo)識(shí)單元、寫數(shù)據(jù)單元。一個(gè)命令可以請(qǐng)求多個(gè)數(shù)據(jù)，所以也同樣只設(shè)置了一個(gè)命令單元。慢速互聯(lián)模塊中的讀數(shù)據(jù)標(biāo)識(shí)單元(3)包括一個(gè)仲裁器、兩個(gè)FIFO、一個(gè)多路選擇器；仲裁器的輸入端通過讀數(shù)據(jù)標(biāo)識(shí)總線與DRAM控制單元(I)、DRAM控制單元(2)連接；仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與兩個(gè)FIFO連接；兩個(gè)FIFO的輸入端通過讀數(shù)據(jù)標(biāo)識(shí)總線與DRAM控制單元(I)、DRAM控制單元⑵連接；兩個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；所述多路選擇器的輸入端通過FIFO總線與兩個(gè)FIFO連接；多路選擇器的輸入端通過選擇總線與仲裁器連接；多路選擇器的輸出端通過寫標(biāo)識(shí)總線與處理單元(I)、處理單元(2)連接；慢速互聯(lián)模塊中的寫標(biāo)識(shí)單元(3)包括一個(gè)仲裁器、兩個(gè)FIFO、一個(gè)多路選擇器；仲裁器的輸入端通過寫標(biāo)識(shí)總線與DRAM控制單元(I)、DRAM控制單元⑵連接；仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與兩個(gè)FIFO連接；兩個(gè)FIFO的輸入端通過寫標(biāo)識(shí)總線與DRAM控制單元(I)、DRAM控制單元⑵連接；兩個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；多路選擇器的輸入端通過FIFO總線與兩個(gè)FIFO連接；多路選擇器的輸入端通過選擇總線與仲裁器連接；多路選擇器的輸出端通過寫標(biāo)識(shí)總線與處理單元(I)、處理單元(2)連接；慢速互聯(lián)模塊的寫數(shù)據(jù)單元(3)包括一個(gè)多路選擇器、一個(gè)譯碼器；多路選擇器的輸入端通過寫數(shù)據(jù)總線與處理單元(I)、處理單元(2)連接；多路選擇器的輸入端通過選擇總線與寫標(biāo)識(shí)單元(3)中的仲裁器連接；多路選擇器的輸出端通過輸出總線與譯碼器連接；譯碼器的輸入端通過選擇總線與寫標(biāo)識(shí)單元(3)中的仲裁器連接；譯碼器的輸出端通過寫數(shù)據(jù)總線與DRAM控制單元⑴、DRAM控制單元⑵連接；仲裁器，用于監(jiān)測(cè)輸入的總線、FIFO空狀態(tài)總線，控制FIFO的寫入和讀出，發(fā)出選擇信號(hào)選通多路選擇器；先入先出隊(duì)列FIF0，用于緩存對(duì)應(yīng)的信息；多路選擇器，用于選通相應(yīng)的數(shù)據(jù)通路；譯碼器，用于選通相應(yīng)的數(shù)據(jù)通路。參照附圖4，對(duì)本發(fā)明方法的具體步驟描述如下。步驟1.發(fā)送命令處理單元(I)與處理單元(2)并行地發(fā)出數(shù)據(jù)請(qǐng)求命令，命令中包含目標(biāo)單元、命令類型、數(shù)據(jù)地址等信息，可以在后面的操作中通過對(duì)命令信息的譯碼得到正確的操作。步驟2.選擇命令由于每個(gè)先入先出FIFO都有相對(duì)應(yīng)的處理單元，同時(shí)快速互聯(lián)模塊和慢速互聯(lián)模塊中都有命令單元，所以需要仲裁器對(duì)命令總線上的命令信息進(jìn)行譯碼，控制命令信息的寫入。仲裁器的優(yōu)先級(jí)算法需要保證命令選擇的公平性，優(yōu)先級(jí)不斷輪詢。2a)命令單元(I)與命令單元(2)中的仲裁器對(duì)命令總線上的命令信息進(jìn)行譯碼，使能FIFO寫總線，將命令信息寫入先入先出隊(duì)列FIFO。2b)仲裁器監(jiān)測(cè)FIFO空狀態(tài)總線，對(duì)不為空的先入先出隊(duì)列FIFO進(jìn)行優(yōu)先級(jí)仲裁，使能當(dāng)前最高優(yōu)先級(jí)先入先出隊(duì)列FIFO對(duì)應(yīng)的FIFO讀總線，將命令信息讀出先入先出隊(duì)列FIFO。2c)多路選擇器依據(jù)仲裁器發(fā)出的選擇信號(hào)，選擇相應(yīng)的通路。步驟3.接收命令SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元、DRAM控制單元(1)、DRAM控制單元(2)通過對(duì)命令總線上的命令信息進(jìn)行譯碼后，分別接收發(fā)往本單元的命令。步驟4.判斷命令是否為讀命令處理單元發(fā)來的命令有兩種，一種是讀命令，一種是寫命令。SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元、DRAM控制單元(I)、DRAM控制單元
(2)對(duì)于讀命令和寫命令的處理方式不同，所以需要判斷命令的類型。4a)SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元、DRAM控制單元(I)、DRAM控制單元(2)對(duì)接收的命令進(jìn)行譯碼,獲得處理單元發(fā)送的命令類型。4b)判斷處理單元發(fā)送的命令類型是否為讀命令，如果是，則執(zhí)行步驟(5);如果否，則執(zhí)行步驟(8)。步驟5.發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元、DRAM控制單元(I)、DRAM控制單元(2)根據(jù)命令中的信息，發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息，讀數(shù)據(jù)標(biāo)識(shí)信息中包含數(shù)據(jù)和標(biāo)識(shí)信息。步驟6.選擇讀數(shù)據(jù)標(biāo)識(shí)信息由于每個(gè)先入先出FIFO都有相對(duì)應(yīng)的單元，同時(shí)快速互聯(lián)模塊和慢速互聯(lián)模塊中都有讀數(shù)據(jù)標(biāo)識(shí)單元，所以需要仲裁器對(duì)讀數(shù)據(jù)標(biāo)識(shí)總線上的讀數(shù)據(jù)標(biāo)識(shí)信息進(jìn)行譯碼，控制讀數(shù)據(jù)標(biāo)識(shí)信息的寫入。仲裁器的優(yōu)先級(jí)算法需要保證讀數(shù)據(jù)標(biāo)識(shí)信息選擇的公平性，優(yōu)先級(jí)不斷輪詢。6a)讀數(shù)據(jù)標(biāo)識(shí)單元(I)、讀數(shù)據(jù)標(biāo)識(shí)單元(2)、讀數(shù)據(jù)標(biāo)識(shí)單元(3)中的仲裁器對(duì)讀數(shù)據(jù)標(biāo)識(shí)總線中的讀數(shù)據(jù)標(biāo)識(shí)信息進(jìn)行譯碼，使能FIFO寫總線，將讀數(shù)據(jù)標(biāo)識(shí)信息寫入先入先出隊(duì)列FIFO。6b)仲裁器監(jiān)測(cè)FIFO空狀態(tài)總線，對(duì)不為空的先入先出隊(duì)列FIFO進(jìn)行優(yōu)先級(jí)仲裁，使能當(dāng)前最高優(yōu)先級(jí)先入先出隊(duì)列FIFO對(duì)應(yīng)的FIFO讀總線，將讀數(shù)據(jù)標(biāo)識(shí)信息讀出先入先出隊(duì)列FIFO。6c)多路選擇器依據(jù)仲裁器發(fā)出的選擇信號(hào)選擇相應(yīng)的通路。步驟7.接收讀數(shù)據(jù)標(biāo)識(shí)信息處理單元(I)、處理單元(2)通過對(duì)讀數(shù)據(jù)標(biāo)識(shí)總線上的讀數(shù)據(jù)標(biāo)識(shí)信息進(jìn)行譯碼后，分別接收發(fā)往本單元的讀數(shù)據(jù)標(biāo)識(shí)信息。步驟8.發(fā)送寫標(biāo)識(shí)信息SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包1/0接口單元、加解密單元、DRAM控制單元(I)、DRAM控制單元(2)發(fā)送寫標(biāo)識(shí)信息。步驟9.選擇寫標(biāo)識(shí)信息由于每個(gè)先入先出FIFO都有相對(duì)應(yīng)的單元，同時(shí)快速互聯(lián)模塊和慢速互聯(lián)模塊中都有讀數(shù)據(jù)標(biāo)識(shí)單元，所以需要仲裁器對(duì)命令總線上的命令信息進(jìn)行譯碼，控制寫標(biāo)識(shí)信息的寫入。仲裁器的優(yōu)先級(jí)算法需要保證命令選擇的公平性，優(yōu)先級(jí)不斷輪詢。第一步，寫標(biāo)識(shí)單元(I)、寫標(biāo)識(shí)單元⑵、寫標(biāo)識(shí)單元(3)中的仲裁器對(duì)寫標(biāo)識(shí)總線中的寫標(biāo)識(shí)信息進(jìn)行譯碼，使能FIFO寫總線，將寫標(biāo)識(shí)信息寫入先入先出隊(duì)列FIFO。第二步，仲裁器監(jiān)測(cè)FIFO空狀態(tài)總線，對(duì)不為空的先入先出隊(duì)列FIFO進(jìn)行優(yōu)先級(jí)仲裁，使能當(dāng)前最高優(yōu)先級(jí)先入先出隊(duì)列FIFO對(duì)應(yīng)的FIFO讀總線，將寫標(biāo)識(shí)信息讀出先入先出隊(duì)列FIFO。第三步，多路選擇器依據(jù)仲裁器發(fā)出的選擇信號(hào)，選擇相應(yīng)的通路。步驟10.接收寫標(biāo)識(shí)信息處理單元(I)、處理單元(2)通過對(duì)寫標(biāo)識(shí)總線上的寫標(biāo)識(shí)信息進(jìn)行譯碼后，確定寫標(biāo)識(shí)信息的目標(biāo)單元，接收發(fā)往本單元的寫標(biāo)識(shí)信息。步驟11.發(fā)送寫數(shù)據(jù)信息處理單元(I)、處理單元(2)分別通過對(duì)接收的寫標(biāo)識(shí)信息進(jìn)行譯碼后，得到寫數(shù)據(jù)信息，發(fā)送寫數(shù)據(jù)信息。步驟12.選擇寫數(shù)據(jù)信息寫數(shù)據(jù)信息的選通應(yīng)該同寫標(biāo)識(shí)信息的選通相對(duì)應(yīng)。寫數(shù)據(jù)單元(I)、寫數(shù)據(jù)單元(2)、寫數(shù)據(jù)單元(3)中的譯碼器依據(jù)寫標(biāo)識(shí)單元
(I)、寫標(biāo)識(shí)單元(2)、寫標(biāo)識(shí)(3)中仲裁器發(fā)出的數(shù)據(jù)選擇信號(hào)，選擇相應(yīng)通路。步驟13.接收寫數(shù)據(jù)信息SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包1/0接口單元、加解密單元、DRAM控制單元(1)、DRAM控制單元(2)通過對(duì)寫數(shù)據(jù)總線上的寫數(shù)據(jù)信息進(jìn)行譯碼后，分別接收發(fā)往本單元的寫數(shù)據(jù)信息。
權(quán)利要求
1.多核網(wǎng)絡(luò)處理器的片上互聯(lián)結(jié)構(gòu)，其特征在于，快速互聯(lián)模塊與處理單元(I)、處理單元(2)、SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元之間用讀數(shù)據(jù)標(biāo)識(shí)總線、寫標(biāo)識(shí)總線、寫數(shù)據(jù)總線、命令總線連接；慢速互聯(lián)模塊與處理單元(I)、處理單元(2)、DRAM控制單元(1)、DRAM控制單元(2)用讀數(shù)據(jù)標(biāo)識(shí)總線、寫標(biāo)識(shí)總線、寫數(shù)據(jù)總線、命令總線連接；其中: 所述的處理單元(I)和處理單元(2)，用于發(fā)送命令信息、寫數(shù)據(jù)信息，接收讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息； 所述的SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元，用于快速地接收命令信息、寫數(shù)據(jù)信息，發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息； 所述的DRAM控制單元(I)、DRAM控制單元(2)，用于慢速地接收命令信息、寫數(shù)據(jù)信息，發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息； 所述的快速互聯(lián)模塊，用于將處理單元(I)、處理單元(2)的命令信息、寫數(shù)據(jù)信息發(fā)送到SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元，將SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元的讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息發(fā)送到處理單元(I)、處理單元(2); 所述的慢速互聯(lián)模塊，用于將處理單元(I)、處理單元(2)的命令信息、寫數(shù)據(jù)信息發(fā)送到DRAM控制單元(I)、DRAM控制單元(2)，將DRAM控制單元(I)、DRAM控制單元(2)的讀數(shù)據(jù)標(biāo)識(shí)信息、寫標(biāo)識(shí)信息發(fā)送到處理單元(I)、處理單元(2)。
2.根據(jù)權(quán)利要求1所述的多核網(wǎng)絡(luò)處理器的片上互聯(lián)結(jié)構(gòu)，其特征在于，所述快速互聯(lián)模塊中的讀數(shù)據(jù)標(biāo)識(shí)單元(I)包括一個(gè)仲裁器、四個(gè)FIFO、一個(gè)多路選擇器；所述仲裁器的輸入端通過讀數(shù)據(jù)標(biāo)識(shí)總線與SRAM控制單元⑴、SRAM控制單元⑵、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接；所述仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與四個(gè)FIFO連接；所述的四個(gè)F IFO的輸入端通過讀數(shù)據(jù)標(biāo)識(shí)總線與SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接；所述四個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；所述多路選擇器的輸入端通過FIFO總線與四個(gè)FIFO連接；所述多路選擇器的輸入端通過選擇總線與仲裁器連接；所述的多路選擇器的輸出端通過讀數(shù)據(jù)標(biāo)識(shí)總線與處理單元(I)連接； 所述快速互聯(lián)模塊中的讀數(shù)據(jù)標(biāo)識(shí)單元(2)包括一個(gè)仲裁器、四個(gè)FIFO、一個(gè)多路選擇器；所述仲裁器的輸入端通過讀數(shù)據(jù)標(biāo)識(shí)總線與SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接；所述仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與四個(gè)FIFO連接；所述的四個(gè)FIFO的輸入端通過讀數(shù)據(jù)標(biāo)識(shí)總線與SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接；所述四個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；所述多路選擇器的輸入端通過FIFO總線與四個(gè)FIFO連接；所述多路選擇器的輸入端通過選擇總線與仲裁器連接；所述多路選擇器的輸出端通過讀數(shù)據(jù)標(biāo)識(shí)總線與處理單元(2)連接； 所述快速互聯(lián)模塊中的寫標(biāo)識(shí)單元(I)包括一個(gè)仲裁器、四個(gè)FIFO、一個(gè)多路選擇器；所述仲裁器的輸入端通過寫標(biāo)識(shí)總線與SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接；所述仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與四個(gè)FIFO連接；所述的四個(gè)FIFO的輸入端通過寫標(biāo)識(shí)總線與SRAM控制單元⑴、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接；所述四個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；所述多路選擇器的輸入端通過FIFO總線與四個(gè)FIFO連接；所述多路選擇器的輸入端通過選擇總線與仲裁器連接；所述多路選擇器的輸出端通過寫標(biāo)識(shí)總線與處理單元(I)連接； 所述快速互聯(lián)模塊中的寫標(biāo)識(shí)單元(2)包括一個(gè)仲裁器、四個(gè)FIFO、一個(gè)多路選擇器；所述仲裁器的輸入端通過寫標(biāo)識(shí)總線與SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接；所述仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與四個(gè)FIFO連接；所述的四個(gè)FIFO的輸入端通過寫標(biāo)識(shí)總線與SRAM控制單元⑴、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接；所述四個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；所述多路選擇器的輸入端通過FIFO總線與四個(gè)FIFO連接；所述多路選擇器的輸入端通過選擇總線與仲裁器連接；所述多路選擇器的輸出端通過寫標(biāo)識(shí)總線與處理單元(2)連接； 所述快速互聯(lián)模塊中的寫數(shù)據(jù)單元(I)包括一個(gè)譯碼器，所述譯碼器的輸入端通過寫數(shù)據(jù)總線與處理單元(I)連接；所述譯碼器的輸入端通過數(shù)據(jù)選擇總線與寫標(biāo)識(shí)單元(I)中的仲裁器連接；所述譯碼器的輸出端通過寫數(shù)據(jù)總線與SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接； 所述快速互聯(lián)模塊中的寫數(shù)據(jù)單元(2)包括一個(gè)譯碼器，所述譯碼器的輸入端通過寫數(shù)據(jù)總線與處理單元(2)連接；所述譯碼器的輸入端通過數(shù)據(jù)選擇總線與寫標(biāo)識(shí)單元(2)中的仲裁器連接；所述譯碼器的輸出端通過寫數(shù)據(jù)總線與SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元連接； 所述的快速互聯(lián)模塊中的命令單元(I)包括一個(gè)仲裁器、兩個(gè)FIFO、一個(gè)多路選擇器，所述仲裁器的輸入端通過命令總線與處理單元(I)、處理單元(2)連接；所述仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與兩個(gè)FIFO連接；所述兩個(gè)FIFO的輸入端通過命令總線與處理單元(I)、處理單元(2)連接；所述兩個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；所述多路選擇器的輸入端通過FIFO總線與兩個(gè)FIFO連接；所述多路選擇器的輸入端通過選擇總線與仲裁器連接；所述多路選擇器的輸出端通過命令總線與DRAM控制單元⑴、DRAM控制單元⑵連接； 所述的仲裁器，用于監(jiān)測(cè)輸入的總線、FIFO空狀態(tài)總線，控制FIFO的寫入和讀出，發(fā)出選擇信號(hào)選通多路選擇器；所述的FIFO，用于緩存對(duì)應(yīng)的信息；所述的多路選擇器，用于選通相應(yīng)的數(shù)據(jù)通路；所述的譯碼器，用于選通相應(yīng)的數(shù)據(jù)通路。
3.根據(jù)權(quán)利要求1所述的多核網(wǎng)絡(luò)處理器的片上互聯(lián)結(jié)構(gòu)，其特征在于，所述慢速互聯(lián)模塊中的讀數(shù)據(jù)標(biāo)識(shí)單元(3)包括一個(gè)仲裁器、兩個(gè)FIFO、一個(gè)多路選擇器；所述仲裁器的輸入端通過讀數(shù)據(jù)標(biāo)識(shí)總線與DRAM控制單元(I)、DRAM控制單元(2)連接；所述仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與兩個(gè)FIFO連接；所述的兩個(gè)FIFO的輸入端通過讀數(shù)據(jù)標(biāo)識(shí)總線與DRAM控制單元(I)、DRAM控制單元⑵連接；所述兩個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；所述多路選擇器的輸入端通過FIFO總線與兩個(gè)FIFO連接；所述多路選擇器的輸入端通過選擇總線與仲裁器連接；所述多路選擇器的輸出端通過寫標(biāo)識(shí)總線與處理單元(I)、處理單元(2)連接； 所述慢速互聯(lián)模塊中的寫標(biāo)識(shí)單元(3)包括一個(gè)仲裁器、兩個(gè)FIFO、一個(gè)多路選擇器；所述仲裁器的輸入端通過寫標(biāo)識(shí)總線與DRAM控制單元(I)、DRAM控制單元(2)連接；所述仲裁器的輸出端通過FIFO寫總線、FIFO讀總線與兩個(gè)FIFO連接；所述的兩個(gè)FIFO的輸入端通過寫標(biāo)識(shí)總線與DRAM控制單元(1)、DRAM控制單元⑵連接；所述兩個(gè)FIFO的輸出端通過FIFO空狀態(tài)總線與仲裁器連接；所述多路選擇器的輸入端通過FIFO總線與兩個(gè)FIFO連接；所述多路選擇器的輸入端通過選擇總線與仲裁器連接；所述多路選擇器的輸出端通過寫標(biāo)識(shí)總線與處理單元(I)、處理單元(2)連接； 所述慢速互聯(lián)模塊的寫數(shù)據(jù)單元(3)包括一個(gè)多路選擇器、一個(gè)譯碼器；所述多路選擇器的輸入端通過寫數(shù)據(jù)總線與處理單元(I)、處理單元(2)連接；所述多路選擇器的輸入端通過選擇總線與寫標(biāo)識(shí)單元(3)中的仲裁器連接；所述多路選擇器的輸出端通過輸出總線與譯碼器連接；所述譯碼器的輸入端通過選擇總線與寫標(biāo)識(shí)單元(3)中的仲裁器連接；所述譯碼器的輸出端通過寫數(shù)據(jù)總線與DRAM控制單元(I)、DRAM控制單元(2)連接； 所述的仲裁器，用于監(jiān)測(cè)輸入的總線、FIFO空狀態(tài)總線，控制FIFO的寫入和讀出，發(fā)出選擇信號(hào)選通多路選擇器；所述的FIFO，用于緩存對(duì)應(yīng)的信息；所述的多路選擇器，用于選通相應(yīng)的數(shù)據(jù)通路；所述的譯碼器，用于選通相應(yīng)的數(shù)據(jù)通路。
4.多核網(wǎng)絡(luò)處理器的片上互聯(lián)方法，包括如下步驟: (1)發(fā)送命令 處理單元(I)與處理單元(2)發(fā)出數(shù)據(jù)請(qǐng)求命令； (2)選擇命令 2a)命令單元(I)與命令單元(2)中的仲裁器對(duì)命令總線上的命令信息進(jìn)行譯碼，使能FIFO寫總線，將命令信息寫入先入先出隊(duì)列FIFO ； 2b)仲裁器監(jiān)測(cè)FIFO空狀態(tài)總線，`對(duì)不為空的先入先出隊(duì)列FIFO進(jìn)行優(yōu)先級(jí)仲裁，使能當(dāng)前最高優(yōu)先級(jí)先入先出隊(duì)列FIFO對(duì)應(yīng)的FIFO讀總線，將命令信息讀出先入先出隊(duì)列FIFO ； 2c)多路選擇器依據(jù)仲裁器發(fā)出的選擇信號(hào)，選擇相應(yīng)的通路； (3)接收命令 SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元、DRAM控制單元(1)、DRAM控制單元(2)通過對(duì)命令總線上的命令信息進(jìn)行譯碼后，分別接收發(fā)往本單元的命令； (4)判斷命令是否為讀命令 4a) SRAM控制單元(1)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元、DRAM控制單元(I)、DRAM控制單元(2)對(duì)接收的命令進(jìn)行譯碼，獲得處理單元發(fā)送的命令類型； 4b)判斷處理單元發(fā)送的命令類型是否為讀命令，如果是，則執(zhí)行步驟(5);如果否，則執(zhí)行步驟⑶； (5)發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息 SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元、DRAM控制單元(I)、DRAM控制單元(2)發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息； (6)選擇讀數(shù)據(jù)標(biāo)識(shí)信息 6a)讀數(shù)據(jù)標(biāo)識(shí)單元(I)、讀數(shù)據(jù)標(biāo)識(shí)單元(2)中的仲裁器對(duì)讀數(shù)據(jù)標(biāo)識(shí)總線中的讀數(shù)據(jù)標(biāo)識(shí)信息進(jìn)行譯碼，使能FIFO寫總線，將讀數(shù)據(jù)標(biāo)識(shí)信息寫入先入先出隊(duì)列FIFO ；6b)仲裁器監(jiān)測(cè)FIFO空狀態(tài)總線，對(duì)不為空的先入先出隊(duì)列FIFO進(jìn)行優(yōu)先級(jí)仲裁，使能當(dāng)前最高優(yōu)先級(jí)先入先出隊(duì)列FIFO對(duì)應(yīng)的FIFO讀總線，將讀數(shù)據(jù)標(biāo)識(shí)信息讀出先入先出隊(duì)列FIFO ； 6c)多路選擇器依據(jù)仲裁器發(fā)出的選擇信號(hào)選擇相應(yīng)的通路； (7)接收讀數(shù)據(jù)標(biāo)識(shí)信息 處理單元(I)、處理單元(2)通過對(duì)讀數(shù)據(jù)標(biāo)識(shí)總線上的讀數(shù)據(jù)標(biāo)識(shí)信息進(jìn)行譯碼后，分別接收發(fā)往本單元的讀數(shù)據(jù)標(biāo)識(shí)信息； (8)發(fā)送寫標(biāo)識(shí)信息 SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元、DRAM控制單元(I)、DRAM控制單元(2)發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息； (9)選擇寫標(biāo)識(shí)信息 9a)寫標(biāo)識(shí)單元(I)、寫標(biāo)識(shí)單元(2)中的仲裁器對(duì)寫標(biāo)識(shí)總線中的寫標(biāo)識(shí)信息進(jìn)行譯碼，使能FIFO寫總線，將寫標(biāo)識(shí)信息寫入先入先出隊(duì)列FIFO ； 9b)仲裁器監(jiān)測(cè)FIFO空狀態(tài)總線，對(duì)不為空的先入先出隊(duì)列FIFO進(jìn)行優(yōu)先級(jí)仲裁，使能當(dāng)前最高優(yōu)先級(jí)先入先出隊(duì)列FIFO對(duì)應(yīng)的FIFO讀總線，將寫標(biāo)識(shí)信息讀出先入先出隊(duì)列 FIFO ； 9c)多路選擇器依據(jù)仲裁器發(fā)出的選擇信號(hào)，選擇相應(yīng)的通路； (10)接收寫 標(biāo)識(shí)信息 處理單元(I)、處理單元(2)通過對(duì)寫標(biāo)識(shí)總線上的寫標(biāo)識(shí)信息進(jìn)行譯碼后，分別接收發(fā)往本單元的寫標(biāo)識(shí)信息； (11)發(fā)送寫數(shù)據(jù)信息 處理單元(I)、處理單元(2)分別通過對(duì)接收的寫標(biāo)識(shí)信息進(jìn)行譯碼后，發(fā)送寫數(shù)據(jù)信息； (12)選擇寫數(shù)據(jù)信息 寫數(shù)據(jù)單元(I)、寫數(shù)據(jù)單元(2)、寫數(shù)據(jù)單元(3)中的譯碼器依據(jù)寫標(biāo)識(shí)單元(I)、寫標(biāo)識(shí)單元(2)、寫標(biāo)識(shí)(3)中仲裁器發(fā)出的數(shù)據(jù)選擇信號(hào)，選擇相應(yīng)通路 (13)接收寫數(shù)據(jù)信息 SRAM控制單元(I)、SRAM控制單元(2)、網(wǎng)絡(luò)包I/O接口單元、加解密單元、DRAM控制單元(1)、DRAM控制單元(2)通過對(duì)寫數(shù)據(jù)總線上的寫數(shù)據(jù)信息進(jìn)行譯碼后，分別接收發(fā)往本單元的寫數(shù)據(jù)信息。
全文摘要
本發(fā)明公開一種多核網(wǎng)絡(luò)處理器片上互聯(lián)結(jié)構(gòu)及其方法，本發(fā)明結(jié)構(gòu)中的快速互聯(lián)模塊、處理單元、快速共享資源之間通過讀數(shù)據(jù)標(biāo)識(shí)總線、寫標(biāo)識(shí)總線、寫數(shù)據(jù)總線、命令總線連接。慢速互聯(lián)模塊、處理單元、慢速共享資源之間通過讀數(shù)據(jù)標(biāo)識(shí)總線、寫標(biāo)識(shí)總線、寫數(shù)據(jù)總線、命令總線連接。本發(fā)明的方法包括發(fā)送命令；選擇命令；接收命令；判斷命令是否為讀命令；發(fā)送讀數(shù)據(jù)標(biāo)識(shí)信息；選擇讀數(shù)據(jù)標(biāo)識(shí)信息；接收讀數(shù)據(jù)標(biāo)識(shí)信息；發(fā)送寫標(biāo)識(shí)信息；選擇寫標(biāo)識(shí)信息；接收寫標(biāo)識(shí)信息；發(fā)送寫數(shù)據(jù)信息；選擇寫數(shù)據(jù)信息；接收寫數(shù)據(jù)信息。本發(fā)明提出了一種可用于多核網(wǎng)絡(luò)處理器的結(jié)構(gòu)簡(jiǎn)單、較高帶寬、良好的并行性、可擴(kuò)展性以及公平性的互聯(lián)結(jié)構(gòu)及其方法。
文檔編號(hào)G06F15/173GK103106177SQ20131003601
公開日2013年5月15日 申請(qǐng)日期2013年1月8日 優(yōu)先權(quán)日2013年1月8日
發(fā)明者史江義, 李濤, 李超, 馬佩軍, 邸志雄, 郝躍 申請(qǐng)人:西安電子科技大學(xué)