專利名稱：用于hevc標(biāo)準(zhǔn)下dct/idct電路的乘法器結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種數(shù)字集成電路領(lǐng)域，尤其是涉及ー種用于HEVC標(biāo)準(zhǔn)下DCT/IDCT電路的乘法器結(jié)構(gòu)。
背景技術(shù)：
1、視頻編解碼標(biāo)準(zhǔn)發(fā)展背景隨著多媒體技術(shù)在軍事領(lǐng)域、民用領(lǐng)域的應(yīng)用范圍不斷擴(kuò)大和深入，尤其隨著消費(fèi)類電子產(chǎn)品的不斷發(fā)展，視頻編解碼技術(shù)已經(jīng)是當(dāng)前在國(guó)際上備受關(guān)注的研究領(lǐng)域。視頻編解碼技術(shù)是構(gòu)建視頻和播放視頻的主要技術(shù)，是所有視頻類應(yīng)用的根本技木。隨著視頻分辨率的不斷提高，高清、超高清乃至4K全高清視頻分辨率逐漸進(jìn)入應(yīng)用環(huán)節(jié)，不斷變大的視頻規(guī)模對(duì)視頻編解碼技術(shù)的實(shí)現(xiàn)過(guò)程提出了巨大的挑戰(zhàn)。針對(duì)這個(gè)問題，國(guó)際上已經(jīng)提出了多種視頻編解碼技術(shù)標(biāo)準(zhǔn)，比如MPEG1/2/4，H.263/264。目前最新提出的視頻編解碼標(biāo)準(zhǔn)為ffiVC。HEVC全稱為High Efficiency Video Coding，也稱為
H.265，由JCT-VC小組2010年開始制訂并逐漸完善，是目前為止最新的視頻編解碼技術(shù)標(biāo)準(zhǔn)。在HEVC提出之前，可支持的視頻分辨率最大為H.264標(biāo)準(zhǔn)中定義的1920X1080。相比之前的標(biāo)準(zhǔn)，使用ffiVC標(biāo)準(zhǔn)的算法能夠在視頻編解碼過(guò)程中具有更高的壓縮比的同時(shí)，支持到處理更大分辨率視頻流。2、DCT/IDCT運(yùn)算中使用的乘法器離散余弦變換及其逆變換DCT/IDCT是視頻的編解碼運(yùn)算中最基本也是最常用的變換，是視頻編解碼過(guò)程的核心運(yùn)算過(guò)程之一。IDCT運(yùn)算的計(jì)算復(fù)雜度可以通過(guò)所處理的塊大小來(lái)衡量，隨著標(biāo)準(zhǔn)中定義的數(shù)據(jù)單元規(guī)模的逐漸増大，這個(gè)處理過(guò)程日趨復(fù)雜。在
H.264中，IDCT的塊大小最大為8像素X8像素(以下簡(jiǎn)稱8 X 8，類似表示均表示同義)，對(duì)應(yīng)數(shù)據(jù)量為64個(gè)，在HEVC中，處理單元弓丨入了 16X 16和32X32的規(guī)模，最大的塊大小定義為32X32，對(duì)應(yīng)的數(shù)據(jù)量增長(zhǎng)到了 1024個(gè)，造成對(duì)應(yīng)行列處理過(guò)程中的暫存數(shù)據(jù)量有了極大的増加。同吋，DCT/IDCT運(yùn)算所使用的參數(shù)矩陣和數(shù)據(jù)位寬也對(duì)應(yīng)變大，増加了系統(tǒng)的設(shè)計(jì)難度。視頻編解碼過(guò)程中實(shí)現(xiàn)DCT/IDCT的經(jīng)典算法為CHEN快速DCT/IDCT算法。CHEN算法的基本運(yùn)算模塊包括乘法器、加法器，其中乘法運(yùn)算是該算法的重點(diǎn)功能。經(jīng)過(guò)統(tǒng)計(jì)，在HEVC標(biāo)準(zhǔn)中定義的CHEN算法定義的DCT設(shè)計(jì)中，每個(gè)32X 32的塊需要進(jìn)行11008次乘
法運(yùn)算。3、現(xiàn)有技術(shù)的不足針對(duì)HEVC標(biāo)準(zhǔn)的DCT/IDCT設(shè)計(jì)中，目前絕大多數(shù)采用的是CHEN算法，比如S.Shen的《A UNIFIED4/8/16/32-P0INT INTEGER IDCT ARCHITECTURE FOR MULTIPLE VIDEOCODING STANDARDS》(2012)、J.S.Park 的《2-D Large Inverse Transform(16X 16,32X 32)for HEVC (High Efficiency Video Coding)》(2012)。結(jié)合 CHEN 算法中乘法為常數(shù)乘的特點(diǎn)，即ー個(gè)乘數(shù)為已知參數(shù)，目前針對(duì)DCT/IDCT設(shè)計(jì)中多數(shù)乘法器采用移位加運(yùn)算設(shè)計(jì)來(lái)降低乘法器規(guī)模。與a 264標(biāo)準(zhǔn)不同，HEVC標(biāo)準(zhǔn)中的CHEN算法使用的參數(shù)更多，且具有更寬的位數(shù)，設(shè)計(jì)難度更大，對(duì)應(yīng)運(yùn)算復(fù)雜度更高。一個(gè)移位加運(yùn)算模塊由加法器和移位器組成，由于在集成電路實(shí)現(xiàn)中，加法器的規(guī)模往往大于移位器，因此在電路設(shè)計(jì)過(guò)程中，評(píng)估ー個(gè)移位加電路的規(guī)模，可以簡(jiǎn)單根據(jù)加法器的使用量來(lái)確定。一般整數(shù)相乘的移位加算法采用單位移位加法的方法實(shí)現(xiàn)，在HEVC標(biāo)準(zhǔn)的DCT/IDCT中定義的常數(shù)乘參數(shù)為7位整數(shù)，應(yīng)用于一般的移位加電路結(jié)構(gòu)，使用6次移位運(yùn)算和6次加法運(yùn)算。按照通常的集成電路制造エ藝條件和設(shè)計(jì)原則，預(yù)估一次移位和一次加法占用ー個(gè)周期，則一般的移位加電路需要占用至少6個(gè)周期能夠運(yùn)算完畢。這樣的算法在電路設(shè)計(jì)方法中存在運(yùn)算時(shí)間長(zhǎng)，運(yùn)算資源占用多等缺點(diǎn)。為了精簡(jiǎn)加法器，J.S.Park的設(shè)計(jì)中將HEVC的參數(shù)進(jìn)行分類，使用了兩種乘法器，其中ー種使用了 3個(gè)加法器，另ー個(gè)使用了 4個(gè)加法器。

發(fā)明內(nèi)容
本發(fā)明的目的就是為了克服上述現(xiàn)有技術(shù)存在的缺陷而提供ー種計(jì)算效率高、降低了運(yùn)算成本的用于ffiVC標(biāo)準(zhǔn)下DCT/IDCT電路的乘法器結(jié)構(gòu)，可滿足系統(tǒng)功能并具有更小的硬件資源占用和更快的運(yùn)行周期。本發(fā)明的目的可以通過(guò)以下技術(shù)方案來(lái)實(shí)現(xiàn):一種用于HEVC標(biāo)準(zhǔn)下DCT/IDCT電路的乘法器結(jié)構(gòu)，其特征在于，包括依次串聯(lián)連接的預(yù)處理運(yùn)算模塊、第一級(jí)移位加運(yùn)算模塊和第二級(jí)移位加運(yùn)算模塊，所述的預(yù)運(yùn)算單元設(shè)有輸入數(shù)據(jù)端口和輸入?yún)?shù)端ロ，所述的第二級(jí)移位加運(yùn)算模塊設(shè)有運(yùn)算結(jié)果輸出端□。所述的預(yù)處理運(yùn)算模塊包括分別與輸入數(shù)據(jù)端ロ連接的取補(bǔ)單元、左移単元、I個(gè)3 ロ多路復(fù)用選擇器単元、2個(gè)4 ロ多路復(fù)用選擇器単元和2 ロ多路復(fù)用選擇器単元，所述的取補(bǔ)單元的輸出端、左移単元的輸出端和輸入?yún)?shù)端ロ均分別與I個(gè)3 ロ多路復(fù)用選擇器単元、2個(gè)4 ロ多路復(fù)用選擇器単元和2 ロ多路復(fù)用選擇器單元連接。所述的2個(gè)4 ロ多路復(fù)用選擇器單元為MUX-32和MUX-10，所述3 ロ多路復(fù)用選擇器單元為MUX-65，所述2 ロ多路復(fù)用選擇器單元為MUX-4 ；所述的取補(bǔ)單元設(shè)有有一個(gè)輸入端口和ー個(gè)輸出端ロ，所述的左移單元設(shè)有ー個(gè)輸入端口和ー個(gè)輸出端ロ，所述的2個(gè)4 ロ多路復(fù)用選擇器單元MUX-32和MUX-10分別設(shè)有4個(gè)數(shù)據(jù)輸入端ロ、I個(gè)選擇信號(hào)端口和I個(gè)輸出端ロ，所述的3 ロ多路復(fù)用選擇器単元MUX-65設(shè)有3個(gè)數(shù)據(jù)輸入端ロ、I個(gè)選擇信號(hào)端口和I個(gè)輸出端ロ，所述的2 ロ多路復(fù)用選擇器單元MUX-4設(shè)有2個(gè)數(shù)據(jù)輸入端ロ、I個(gè)選擇信號(hào)端口和I個(gè)輸出端ロ ；所述的輸入數(shù)據(jù)端ロ分別連接取補(bǔ)單元的輸入端ロ、左移單元的輸入端ロ、MUX-65的第一個(gè)數(shù)據(jù)輸入端ロ、MUX-4的第一個(gè)數(shù)據(jù)輸入端ロ、MUX-32的第一個(gè)數(shù)據(jù)輸入端口和MUX-10的第一個(gè)數(shù)據(jù)輸入端ロ ；所述的輸入?yún)?shù)端ロ為7位端ロ，其第6位和第5位均連接MUX-65的選擇信號(hào)端ロ、其第4位連接MUX-4的選擇信號(hào)端ロ、其第3位和第2位均連接MUX-32的選擇信號(hào)端ロ、其第I位和第0位均連接MUX-10的選擇信號(hào)端ロ ；所述的左移單元的輸出端ロ分別連接MUX-65的第2個(gè)數(shù)據(jù)輸入端ロ、MUX-32的第2個(gè)數(shù)據(jù)輸入端口和MUX-1O的第2個(gè)數(shù)據(jù)輸入端ロ ；所述的取補(bǔ)單元的輸出端ロ分別連接MUX-32的第3個(gè)數(shù)據(jù)輸入端口和MUX-10的第3個(gè)數(shù)據(jù)輸入端ロ ；所述MUX-65的第3個(gè)數(shù)據(jù)輸入端ロ、MUX-4的第2個(gè)數(shù)據(jù)輸入端ロ、MUX-32的第4個(gè)數(shù)據(jù)輸入端口和MUX-10的第4個(gè)數(shù)據(jù)輸入端ロ分別接地；所述的MUX-65、MUX-4、MUX-32、MUX-10的輸出端ロ分別作為預(yù)處理運(yùn)算模塊的輸出端ロ 1、輸出端ロ 2、輸出端ロ 3、輸出端ロ 4。所述的第一級(jí)移位加運(yùn)算模塊包括兩個(gè)左移単元LS-1、LS-2和兩個(gè)加法器単元ADD-U ADD-2 ；所述的兩個(gè)左移単元LS-1和LS-2分別設(shè)有I個(gè)數(shù)據(jù)輸入端口和I個(gè)數(shù)據(jù)輸出端ロ，所述的兩個(gè)加法器単元ADD-1和ADD-2分別設(shè)有2個(gè)數(shù)據(jù)輸入端口和I個(gè)數(shù)據(jù)輸出端ロ ；所述預(yù)處理運(yùn)算模塊的輸出端ロ I連接左移単元LS-1的輸入端ロ，所述預(yù)處理運(yùn)算模塊的輸出端ロ 2連接加法器單元ADD-1的輸入端ロ 2，所述預(yù)處理運(yùn)算模塊的輸出端ロ 3連接左移單元LS-2的輸入端ロ，所述預(yù)處理運(yùn)算模塊的輸出端ロ 4連接加法器單元ADD-2的輸入端ロ ；所述左移單元LS-1的輸出端ロ連接加法器單元ADD-1的輸入端ロ 1，所述的左移單元LS-2的輸出端ロ連接加法器單元ADD-2的輸入端ロ I ;所述的加法器單元ADD-1和ADD-2的數(shù)據(jù)輸出端ロ分別作為第一級(jí)移位加運(yùn)算模塊的輸出端ロ I和輸出端ロ 2。所述的第二級(jí)移位加運(yùn)算模塊包括第二左移單元和第二加法器單元；所述的第二左移單元設(shè)有I個(gè)數(shù)據(jù)輸入端口和I個(gè)數(shù)據(jù)輸出端ロ，所述的第二加法器単元有2個(gè)數(shù)據(jù)輸入端口和I個(gè)數(shù)據(jù)輸出端ロ ；所述第一級(jí)移位加運(yùn)算模塊的輸出端ロ I連接第二左移単元的輸入端ロ，所述第一級(jí)移位加運(yùn)算模塊的輸出端ロ 2連接第二加法器単元的輸入端ロ，所述第二左移単元的輸出端ロ連接第二加法器単元的輸入端ロ I ;所述第二加法器単元的數(shù)據(jù)輸出端ロ作為第二級(jí)移位加運(yùn)算模塊的輸出端ロ，所述第二級(jí)移位加運(yùn)算模塊的輸出端ロ連接運(yùn)算結(jié)果輸出端ロ。本發(fā)明的工作原理如下:第一步為預(yù)處理運(yùn)算階段，預(yù)處理運(yùn)算功能可以分為兩個(gè)步驟:首先對(duì)輸入數(shù)據(jù)DATAin進(jìn)行預(yù)運(yùn)算，分別進(jìn)行左移和取補(bǔ)運(yùn)算，加上原有輸入數(shù)據(jù)和0，獲得所需要的4個(gè)可選數(shù)據(jù)集Option。Option = {0 DATAin DATAin 1-DATAiJ接著，通過(guò)對(duì)輸入?yún)?shù)不同位的讀取，獲得4個(gè)輸出結(jié)果R65R4R32R1。，具體取值范圍如下式所示。R65 G {0 DATAin DATAin l}R4 G {0 DATAiJR32 G {0 DATAin DATAin 1-DATAiJR10 G {0 DATAin DATAin 1-DATAiJ第二步是第一級(jí)移位加運(yùn)算階段:經(jīng)過(guò)預(yù)處理運(yùn)算，第一級(jí)移位加運(yùn)算階段得到了 4個(gè)數(shù)據(jù)R65R4R32R1Q。在第一級(jí)移位加運(yùn)算中， 輸入數(shù)據(jù)R65左移I位后與輸入數(shù)據(jù)R4相加，獲得輸出結(jié)
果幾654。輸入數(shù)據(jù)R32左移2位，與輸入數(shù)據(jù)Rltl相加，獲得輸出結(jié)果R321(1。具體運(yùn)算過(guò)程見下式。R654 = R65 l+R4R 3210 = R32〈〈2+R10第三步是第二級(jí)移位加運(yùn)算階段:經(jīng)過(guò)第一級(jí)移位加運(yùn)算，第二級(jí)移位加運(yùn)算階段得到了 2個(gè)數(shù)據(jù)R654R321tl輸入數(shù)據(jù)R654左移I位后與輸入數(shù)據(jù)R321tl相加，獲得系統(tǒng)最終運(yùn)算結(jié)果DATAwt。具體運(yùn)算過(guò)程見下式。DATAout = R654 4+R3210與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn):(I)本發(fā)明使用的乘法器結(jié)構(gòu)，相比已有設(shè)計(jì)，提出一種新的移位加乘法器結(jié)構(gòu)，適用于基于ffiVC標(biāo)準(zhǔn)下的DCT/IDCT模塊設(shè)計(jì)。(2)與以往設(shè)計(jì)不同，本發(fā)明結(jié)合HEVC中的參數(shù)特點(diǎn)，引入預(yù)運(yùn)算過(guò)程，通過(guò)預(yù)運(yùn)算過(guò)程來(lái)提高計(jì)算效率，提高了運(yùn)算速度，從而節(jié)省大量移位器和加法器資源，降低了在片上實(shí)現(xiàn)所使用的功耗和芯片面積；(3)與以往設(shè)計(jì)相比，本發(fā)明在精簡(jiǎn)了硬件資源的使用，使用了 3個(gè)加法器模塊，井能夠滿足所有CHEN算法中使用的參數(shù)。


圖1為本發(fā)明的結(jié)構(gòu)示意圖；圖2為本發(fā)明預(yù)處理運(yùn)算單元Preprocessor結(jié)構(gòu)示意圖；圖3為本發(fā)明第一級(jí)移位加運(yùn)算模塊Shift_Adder_l結(jié)構(gòu)示意圖；圖4為本發(fā)明第二級(jí)移位加運(yùn)算模塊Shift_Adder_2結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。實(shí)施例I)通常對(duì)于實(shí)現(xiàn)常數(shù)乘運(yùn)算的乘法器，可采用移位加運(yùn)算來(lái)實(shí)現(xiàn)，因此移位加電路設(shè)計(jì)就是本發(fā)明的基礎(chǔ)。一般整數(shù)相乘的移位加算法采用單位移位加法的方法實(shí)現(xiàn)，DCT/IDCT所使用的常數(shù)乘參數(shù)為7位整數(shù)，應(yīng)用于一般的移位加電路結(jié)構(gòu)，使用6次移位運(yùn)算和6次加法運(yùn)算，按照通常的設(shè)計(jì)原則，預(yù)估一次移位和一次加法占用ー個(gè)周期，則一般的移位加電路需要占用至少6個(gè)周期能夠運(yùn)算完畢。這樣的算法在電路設(shè)計(jì)方法中存在運(yùn)算時(shí)間長(zhǎng)，運(yùn)算資源占用多等缺點(diǎn)。2)通過(guò)對(duì)DCT/IDCT所使用的常數(shù)乘運(yùn)算過(guò)程進(jìn)行研究，分析運(yùn)算過(guò)程所使用常數(shù)取值特點(diǎn)，獲得針對(duì)DCT/IDCT特定參數(shù)下的移位加優(yōu)化算法。3)發(fā)明中涉及結(jié)構(gòu)有2路輸入數(shù)據(jù)，第一路輸入數(shù)據(jù)為DATAin,為DCT/IDCT輸入數(shù)據(jù)；第二路輸入數(shù)據(jù)為CHEN算法中定義的乘法對(duì)應(yīng)常參數(shù)使用的常參數(shù)Constant對(duì)應(yīng)的參數(shù)信號(hào)Parameter,相應(yīng)對(duì)照表,見表I。表I
權(quán)利要求
1.一種用于HEVC標(biāo)準(zhǔn)下DCT/IDCT電路的乘法器結(jié)構(gòu)，其特征在于，包括依次串聯(lián)連接的預(yù)處理運(yùn)算模塊、第一級(jí)移位加運(yùn)算模塊和第二級(jí)移位加運(yùn)算模塊，所述的預(yù)運(yùn)算單元設(shè)有輸入數(shù)據(jù)端口和輸入?yún)?shù)端ロ，所述的第二級(jí)移位加運(yùn)算模塊設(shè)有運(yùn)算結(jié)果輸出端□。
2.根據(jù)權(quán)利要求1所述的ー種用于HEVC標(biāo)準(zhǔn)下DCT/IDCT電路的乘法器結(jié)構(gòu)，其特征在于，所述的預(yù)處理運(yùn)算模塊包括分別與輸入數(shù)據(jù)端ロ連接的取補(bǔ)單元、左移単元、1個(gè)3ロ多路復(fù)用選擇器単元、2個(gè)4 ロ多路復(fù)用選擇器単元和2 ロ多路復(fù)用選擇器単元，所述的取補(bǔ)單元的輸出端、左移単元的輸出端和輸入?yún)?shù)端ロ均分別與1個(gè)3 ロ多路復(fù)用選擇器単元、2個(gè)4 ロ多路復(fù)用選擇器単元和2 ロ多路復(fù)用選擇器單元連接。
3.根據(jù)權(quán)利要求2所述的ー種用于HEVC標(biāo)準(zhǔn)下DCT/IDCT電路的乘法器結(jié)構(gòu)，其特征在于，所述的2個(gè)4 ロ多路復(fù)用選擇器單元為MUX-32和MUX-10，所述3 ロ多路復(fù)用選擇器單元為MUX-65，所述2 ロ多路復(fù)用選擇器單元為MUX-4 ； 所述的取補(bǔ)單元設(shè)有有一個(gè)輸入端口和ー個(gè)輸出端ロ，所述的左移單元設(shè)有一個(gè)輸入端口和ー個(gè)輸出端ロ，所述的2個(gè)4 ロ多路復(fù)用選擇器單元MUX-32和MUX-1O分別設(shè)有4個(gè)數(shù)據(jù)輸入端ロ、1個(gè)選擇信號(hào)端口和1個(gè)輸出端ロ，所述的3 ロ多路復(fù)用選擇器單元MUX-65設(shè)有3個(gè)數(shù)據(jù)輸入端ロ、1個(gè)選擇信號(hào)端口和1個(gè)輸出端ロ，所述的2 ロ多路復(fù)用選擇器單元MUX-4設(shè)有2個(gè)數(shù)據(jù)輸入端ロ、1個(gè)選擇信號(hào)端口和1個(gè)輸出端ロ ；所述的輸入數(shù)據(jù)端ロ分別連接取補(bǔ)單元的輸入端ロ、左移單元的輸入端ロ、MUX-65的第一個(gè)數(shù)據(jù)輸入端ロ、MUX-4的第一個(gè)數(shù)據(jù)輸入端ロ、MUX-32的第一個(gè)數(shù)據(jù)輸入端口和MUX-10的第一個(gè)數(shù)據(jù)輸入端ロ ； 所述的輸入?yún)?shù)端ロ為7位端ロ，其第6位和第5位均連接MUX-65的選擇信號(hào)端ロ、其第4位連接MUX-4的選擇信號(hào)端ロ、其第3位和第2位均連接MUX-32的選擇信號(hào)端ロ、其第1位和第0位均連接MUX-10的選擇信號(hào)端ロ ； 所述的左移單元的輸出端ロ分別連接MUX-65的第2個(gè)數(shù)據(jù)輸入端ロ、MUX-32的第2個(gè)數(shù)據(jù)輸入端口和MUX-10的第2個(gè)數(shù)據(jù)輸入端ロ ；所述的取補(bǔ)單元的輸出端ロ分別連接MUX-32的第3個(gè)數(shù)據(jù)輸入端口和MUX-10的第3個(gè)數(shù)據(jù)輸入端ロ ；所述MUX-65的第3個(gè)數(shù)據(jù)輸入端ロ、MUX-4的第2個(gè)數(shù)據(jù)輸入端ロ、MUX-32的第4個(gè)數(shù)據(jù)輸入端口和MUX-10的第4個(gè)數(shù)據(jù)輸入端ロ分別接地；所述的MUX-65、MUX-4、MUX-32、MUX-10的輸出端ロ分別作為預(yù)處理運(yùn)算模塊的輸出端ロ 1、輸出端ロ 2、輸出端ロ 3、輸出端ロ 4。
4.根據(jù)權(quán)利要求3所述的ー種用于HEVC標(biāo)準(zhǔn)下DCT/IDCT電路的乘法器結(jié)構(gòu)，其特征在于，所述的第一級(jí)移位加運(yùn)算模塊包括兩個(gè)左移単元LS-1、LS-2和兩個(gè)加法器単元ADD-U ADD-2 ； 所述的兩個(gè)左移單元LS-1和LS-2分別設(shè)有1個(gè)數(shù)據(jù)輸入端口和1個(gè)數(shù)據(jù)輸出端ロ，所述的兩個(gè)加法器単元ADD-1和ADD-2分別設(shè)有2個(gè)數(shù)據(jù)輸入端口和1個(gè)數(shù)據(jù)輸出端ロ ；所述預(yù)處理運(yùn)算模塊的輸出端ロ I連接左移単元LS-1的輸入端ロ，所述預(yù)處理運(yùn)算模塊的輸出端ロ 2連接加法器單元ADD-1的輸入端ロ 2，所述預(yù)處理運(yùn)算模塊的輸出端ロ 3連接左移單元LS-2的輸入端ロ，所述預(yù)處理運(yùn)算模塊的輸出端ロ 4連接加法器單元ADD-2的輸入端ロ ； 所述左移單元LS-1的輸出端ロ連接加法器單元ADD-1的輸入端ロ 1，所述的左移單元LS-2的輸出端ロ連接加法器單元ADD-2的輸入端ロ 1 ;所述的加法器單元ADD-1和ADD-2的數(shù)據(jù)輸出端ロ分別作為第一級(jí)移位加運(yùn)算模塊的輸出端ロ I和輸出端ロ 2。
5.根據(jù)權(quán)利要求4所述的ー種用于HEVC標(biāo)準(zhǔn)下DCT/IDCT電路的乘法器結(jié)構(gòu)，其特征在于，所述的第二級(jí)移位加運(yùn)算模塊包括第二左移單元和第二加法器單元； 所述的第二左移單元設(shè)有1個(gè)數(shù)據(jù)輸入端口和I個(gè)數(shù)據(jù)輸出端ロ，所述的第二加法器単元有2個(gè)數(shù)據(jù)輸入端口和1個(gè)數(shù)據(jù)輸出端ロ ；所述第一級(jí)移位加運(yùn)算模塊的輸出端ロ I連接第二左移単元的輸入端ロ，所述第一級(jí)移位加運(yùn)算模塊的輸出端ロ 2連接第二加法器単元的輸入端ロ，所述第二左移単元的 輸出端ロ連接第二加法器単元的輸入端ロ I ;所述第二加法器単元的數(shù)據(jù)輸出端ロ作為第二級(jí)移位加運(yùn)算模塊的輸出端ロ，所述第二級(jí)移位加運(yùn)算模塊的輸出端ロ連接運(yùn)算結(jié)果輸出端ロ。
全文摘要
本發(fā)明涉及一種用于HEVC標(biāo)準(zhǔn)下DCT/IDCT電路的乘法器結(jié)構(gòu)，包括依次串聯(lián)連接的預(yù)處理運(yùn)算模塊、第一級(jí)移位加運(yùn)算模塊和第二級(jí)移位加運(yùn)算模塊，所述的預(yù)運(yùn)算單元設(shè)有輸入數(shù)據(jù)端口和輸入?yún)?shù)端口，所述的第二級(jí)移位加運(yùn)算模塊設(shè)有運(yùn)算結(jié)果輸出端口。與現(xiàn)有技術(shù)相比，本發(fā)明具有可滿足系統(tǒng)功能并具有更小的硬件資源占用和更快的運(yùn)行周期等優(yōu)點(diǎn)。
文檔編號(hào)G06F7/52GK103092559SQ20131003755
公開日2013年5月8日 申請(qǐng)日期2013年1月30日 優(yōu)先權(quán)日2013年1月30日
發(fā)明者洪亮, 朱惠, 何衛(wèi)鋒, 李琛, 毛志剛 申請(qǐng)人:上海交通大學(xué)