專利名稱：一種模塊級電路網(wǎng)表仿真方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種模塊級電路網(wǎng)表仿真方法。
背景技術(shù)：
隨著數(shù)字IC規(guī)模加大，芯片面積也越來越大，而數(shù)字電路物理級網(wǎng)表仿真由于仿真對象時最底層的電路基本單元(比如反相器、與門、或門等)，又加入了從實(shí)際電路版圖中的延時信息計(jì)算，仿真運(yùn)算量相當(dāng)巨大，通常一個RTL仿真幾分鐘就可以仿真完的case，在網(wǎng)表仿真中常需要幾天才能完成。所以網(wǎng)表仿真常常成為整個芯片驗(yàn)證過程中花費(fèi)時間相當(dāng)大的一個部分，而且網(wǎng)表仿真環(huán)境的搭建也較復(fù)雜，也許花費(fèi)很多時間。如何減少整個芯片網(wǎng)表仿真耗費(fèi)的時間，又十分巨大的意義。如圖1所示，目前芯片實(shí)現(xiàn)通常是整體實(shí)現(xiàn)，整個芯片抽取一個sdf，在網(wǎng)表仿真時每次都讀入整個芯片網(wǎng)表進(jìn)行仿真，耗時巨大。如圖2所示，是當(dāng)前技術(shù)的芯片實(shí)現(xiàn)流程示意圖。其包括如下過程:首先讀入芯片全部設(shè)計(jì)的RTL代碼，綜合產(chǎn)生芯片的整體網(wǎng)表，然后提取產(chǎn)生芯片的整體sdf文件，其產(chǎn)生的網(wǎng)表和sdf文件均用于網(wǎng)表的仿真。從該流程可以看出，芯片網(wǎng)表的仿真均是整體進(jìn)行的，芯片整體網(wǎng)表后仿，仿真時間非常長；且芯片整體網(wǎng)表環(huán)境調(diào)試，任務(wù)不適合任務(wù)劃分。相對網(wǎng)表仿真，RTL仿真(就是程序仿真)由于仿真對象抽象，而且沒有計(jì)算實(shí)際電路中的延時，仿真速度快很多，但是也因?yàn)闆]有包含實(shí)際電路中的延時不能反映真正最終芯片的工作情況。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題，在于提供一種模塊級電路網(wǎng)表仿真方法，減少每次仿真的網(wǎng)表數(shù)量，仿真速度高；搭建網(wǎng)表環(huán)境時可以多人分模塊負(fù)責(zé)調(diào)試，搭建速度快；且可以直接基于RTL仿真環(huán)境修改，修改方便，工作量小。本發(fā)明是這樣實(shí)現(xiàn)的:一種模塊級電路網(wǎng)表仿真方法，其包括RTL仿真流程和網(wǎng)表仿真流程；所述RTL仿真流程包括搭建RTL仿真平臺步驟和基于該RTL仿真平臺的RTL仿真步驟，通過RTL仿真步驟來保證RTL設(shè)計(jì)的正確性；所述網(wǎng)表仿真流程包括搭建網(wǎng)表仿真平臺步驟和基于該網(wǎng)表仿真平臺的網(wǎng)表仿真步驟，通過網(wǎng)表級仿真步驟來保證最終芯片電路的正確性；其中，所述網(wǎng)表仿真流程所用的延時信息是將待驗(yàn)證芯片所有模塊進(jìn)行單獨(dú)的實(shí)現(xiàn)和延時信息抽取而得，所述網(wǎng)表仿真流程所用的網(wǎng)表仿真模塊的sdf文件是在實(shí)際電路版圖中單獨(dú)抽取每個模塊的延時信息而產(chǎn)生；且所述搭建網(wǎng)表仿真平臺步驟是在所述RTL仿真平臺的基礎(chǔ)上對需要進(jìn)行網(wǎng)表仿真的RTL模塊替換為網(wǎng)表仿真模塊，而保留其他RTL模塊，并將延時信息加到網(wǎng)表仿真平臺中的每個網(wǎng)表仿真模塊的連線上。進(jìn)一步的，所述待驗(yàn)證芯片所有模塊進(jìn)行單獨(dú)的實(shí)現(xiàn)過程中需設(shè)置模塊接口屬性為不許修改，以保留各模塊之間的接口不被優(yōu)化刪減。進(jìn)一步的，所述搭建RTL仿真平臺步驟包括:
步驟11、設(shè)計(jì)激勵產(chǎn)生單元，并將激勵產(chǎn)生單元連接到芯片的輸入模塊；步驟12、放入待驗(yàn)證芯片的所有模塊，在驗(yàn)證平臺中連接所有模塊，該模塊即為RTL模塊；步驟13、設(shè)計(jì)結(jié)果收集檢查單元，連接到待驗(yàn)證芯片的結(jié)果輸出模塊，用于收集仿真結(jié)果和檢查仿真正確性；所述搭建網(wǎng)表仿真平臺步驟包括:步驟21、在RTL仿真平臺的基礎(chǔ)上，將需要進(jìn)行網(wǎng)表仿真的RTL模塊替換為該模塊的網(wǎng)表仿真模塊；步驟22、在所述網(wǎng)表仿真模塊前連接一輸入延時模型來模擬模塊之間傳輸延時行為，以滿足網(wǎng)表仿真的時序需求；步驟23、準(zhǔn)備好網(wǎng)表仿真模塊的sdf文件，以供在仿真時用于給網(wǎng)表反標(biāo)時序。進(jìn)一步的，所述步驟21中的將需要進(jìn)行網(wǎng)表仿真的RTL模塊替換為該模塊的網(wǎng)表仿真模塊是通過設(shè)計(jì)工具的轉(zhuǎn)化來實(shí)現(xiàn)的，該設(shè)計(jì)工具是EDA公司synopsys的EDA工具中的 Design_Compiler 和 Prime_Time 兩個工具,該 Design_Compi Ier 和 Prime_Time 兩個工具分別實(shí)現(xiàn)RTL到網(wǎng)表的轉(zhuǎn)化和sdf文件的提取。本發(fā)明具有如下優(yōu)點(diǎn):本發(fā)明結(jié)合了兩種仿真的特點(diǎn)，將所有芯片模塊進(jìn)行單獨(dú)的實(shí)現(xiàn)和延時信息抽取，對需要驗(yàn)證的模塊替換為網(wǎng)表，其他電路仍使用RTL，這樣可以減少每次仿真的網(wǎng)表數(shù)量，大幅提高仿真速度，同時達(dá)到驗(yàn)證實(shí)際芯片運(yùn)行電路的效果；可以直接基于RTL仿真環(huán)境修改，修改方便，工作量小；且搭建網(wǎng)表環(huán)境時可以多人分模塊負(fù)責(zé)調(diào)試，加快搭建速度。


下面參照附圖結(jié)合實(shí)施例對本發(fā)明作進(jìn)一步的說明。圖1為現(xiàn)有技術(shù)中的網(wǎng)表仿真平臺的結(jié)構(gòu)框圖。圖2為現(xiàn)有技術(shù)中的芯片實(shí)現(xiàn)過程的流程圖。圖3為本發(fā)明中的RTL仿真平臺的結(jié)構(gòu)框圖。圖4為本發(fā)明中的網(wǎng)表仿真平臺的結(jié)構(gòu)框圖。圖5為本發(fā)明中的芯片實(shí)現(xiàn)過程的流程圖。
具體實(shí)施例方式本發(fā)明的模塊級電路網(wǎng)表仿真方法，包括RTL仿真流程和網(wǎng)表仿真流程；所述RTL仿真流程包括搭建RTL仿真平臺步驟和基于該RTL仿真平臺的RTL仿真步驟，通過RTL仿真步驟來保證RTL設(shè)計(jì)的正確性；所述網(wǎng)表仿真流程包括搭建網(wǎng)表仿真平臺步驟和基于該網(wǎng)表仿真平臺的網(wǎng)表仿真步驟，通過網(wǎng)表級仿真步驟來保證最終芯片電路的正確性；其中，所述網(wǎng)表仿真流程所用的延時信息是將待驗(yàn)證芯片所有模塊進(jìn)行單獨(dú)的實(shí)現(xiàn)和延時信息抽取而得，所述網(wǎng)表仿真流程所用的網(wǎng)表仿真模塊的sdf文件是在實(shí)際電路版圖中單獨(dú)抽取每個模塊的延時信息而產(chǎn)生；且所述搭建網(wǎng)表仿真平臺步驟是在所述RTL仿真平臺的基礎(chǔ)上對需要進(jìn)行網(wǎng)表仿真的RTL模塊替換為網(wǎng)表仿真模塊，而保留其他RTL模塊，并將延時信息加到網(wǎng)表仿真平臺中的每個網(wǎng)表仿真模塊的連線上。其中，在一次網(wǎng)表仿真的過程，可以仿真單個或是多個RTL模塊。如圖3至圖5所示，在具體的實(shí)施例中，本發(fā)明的實(shí)現(xiàn)如下:如圖3所示，所述搭建RTL仿真平臺步驟可以包括:步驟11、設(shè)計(jì)激勵產(chǎn)生單元，并將激勵產(chǎn)生單元連接到芯片的輸入模塊；圖3中顯示的芯片的輸入模塊為模塊A ;步驟12、放入待驗(yàn)證芯片的所有模塊，圖3中包括模塊A、模塊B和模塊C，在驗(yàn)證平臺中連接所有模塊，使各模塊成為RTL模塊；步驟13、設(shè)計(jì)結(jié)果收集檢查單元，連接到待驗(yàn)證芯片的結(jié)果輸出模塊，圖3中顯示的芯片的輸入模塊為模塊C ;用于收集仿真結(jié)果和檢查仿真正確性；如圖4所示，所述搭建網(wǎng)表仿真平臺步驟可以包括:步驟21、在RTL仿真平臺的基礎(chǔ)上，將需要進(jìn)行網(wǎng)表仿真的RTL模塊替換為該模塊的網(wǎng)表仿真模塊；圖4顯示為模塊B為需要進(jìn)行網(wǎng)表仿真的RTL模塊，因此將其替換為該模塊的網(wǎng)表仿真模塊即模塊B網(wǎng)表；同時保留其他RTL模塊，即模塊A和模塊C均為RTL模塊；該步驟中的將需要進(jìn)行網(wǎng)表仿真的RTL模塊替換為該模塊的網(wǎng)表仿真模塊是通過設(shè)計(jì)工具的轉(zhuǎn)化來實(shí)現(xiàn)的，該設(shè)計(jì)工具是EDA公司synopsys的EDA工具中的Design_Compiler和Prime_Time兩個工具，該Design_Compiler和Prime_Time兩個工具分別實(shí)現(xiàn)RTL到網(wǎng)表的轉(zhuǎn)化和sdf文件的提取。步驟22、在所述網(wǎng)表仿真模塊(即模塊B網(wǎng)表)前連接一輸入延時模型來模擬模塊之間傳輸延時行為，以滿足網(wǎng)表仿真的時序需求；步驟23、準(zhǔn)備好網(wǎng)表仿真模塊的sdf文件(即模塊B網(wǎng)表的sdf文件)，以供在網(wǎng)表仿真時用于給網(wǎng)表反標(biāo)時序。另外需說明的是，圖4是以模塊B為例進(jìn)行網(wǎng)表仿真時的平臺結(jié)構(gòu)狀況，若以模塊A或模塊C為例進(jìn)行網(wǎng)表仿真的話，則是在模塊A或模塊C前連接一輸入延時模型，并使其相應(yīng)的sdf文件供模塊A或模塊C在網(wǎng)表仿真時使用。而且在一次網(wǎng)表仿真的過程，可以仿真單個或是多個RTL模塊，因此在網(wǎng)表仿真時，可以將不同的模塊交給不同的人員負(fù)責(zé)調(diào)試，相較原來一人調(diào)試整個網(wǎng)表仿真驗(yàn)證平臺，本發(fā)明可多人并行工作，大大加快了驗(yàn)證速度，并降低了風(fēng)險(xiǎn)。從上述可知，網(wǎng)表仿真平臺可以基于RTL仿真平臺稍加修改即可，但是為了得到用于網(wǎng)表仿真流程的延時信息和sdf文件，其芯片實(shí)現(xiàn)流程也要相應(yīng)調(diào)整。如圖5所示，芯片實(shí)現(xiàn)流程為:1.每個模塊單獨(dú)實(shí)現(xiàn)；如模塊A、模塊B和模塊C均分別實(shí)現(xiàn)；且實(shí)現(xiàn)過程中需設(shè)置模塊接口屬性為不許修改，以保留模塊之間的接口不被優(yōu)化刪減；2.在模塊單獨(dú)實(shí)現(xiàn)后，對每個模塊單獨(dú)讀入該模塊的RTL代碼，再綜合產(chǎn)生該模塊的網(wǎng)表，用于網(wǎng)表仿真步驟，如分別讀入模塊A、模塊B和模塊C的RTL代碼，再綜合產(chǎn)生該模塊A、模塊B和模塊C的網(wǎng)表；3.對每個模塊單獨(dú)抽取sdf文件，用于模塊單獨(dú)的網(wǎng)表仿真；如分別抽取模塊A、模塊B和模塊C的sdf文件。綜上所述，本發(fā)明結(jié)合了兩種仿真的特點(diǎn)，將所有芯片模塊進(jìn)行單獨(dú)的實(shí)現(xiàn)和延時信息抽取，對需要驗(yàn)證的模塊替換為網(wǎng)表，其他電路仍使用RTL，這樣可以減少每次仿真的網(wǎng)表數(shù)量，大幅提高仿真速度，同時達(dá)到驗(yàn)證實(shí)際芯片運(yùn)行電路的效果；可以直接基于RTL仿真環(huán)境修改，修改方便，工作量??；且搭建網(wǎng)表環(huán)境時可以多人分模塊負(fù)責(zé)調(diào)試，力口快搭建速度。雖然以上描述了本發(fā)明的具體實(shí)施方式
，但是熟悉本技術(shù)領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，我們所描述的具體的實(shí)施例只是說明性的，而不是用于對本發(fā)明的范圍的限定，熟悉本領(lǐng)域的技術(shù)人員在依照本發(fā)明的精神所作的等效的修飾以及變化，都應(yīng)當(dāng)涵蓋在本發(fā)明的權(quán)利要求所保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種模塊級電路網(wǎng)表仿真方法，其特征在于:包括RTL仿真流程和網(wǎng)表仿真流程； 所述RTL仿真流程包括搭建RTL仿真平臺步驟和基于該RTL仿真平臺的RTL仿真步驟，通過RTL仿真步驟來保證RTL設(shè)計(jì)的正確性； 所述網(wǎng)表仿真流程包括搭建網(wǎng)表仿真平臺步驟和基于該網(wǎng)表仿真平臺的網(wǎng)表仿真步驟，通過網(wǎng)表級仿真步驟來保證最終芯片電路的正確性； 其中，所述網(wǎng)表仿真流程所用的延時信息是將待驗(yàn)證芯片所有模塊進(jìn)行單獨(dú)的實(shí)現(xiàn)和延時信息抽取而得，所述網(wǎng)表仿真流程所用的網(wǎng)表仿真模塊的sdf文件是在實(shí)際電路版圖中單獨(dú)抽取每個模塊的延時信息而產(chǎn)生；且所述搭建網(wǎng)表仿真平臺步驟是在所述RTL仿真平臺的基礎(chǔ)上對需要進(jìn)行網(wǎng)表仿真的RTL模塊替換為網(wǎng)表仿真模塊，而保留其他RTL模塊，并將延時信息加到網(wǎng)表仿真平臺中的每個網(wǎng)表仿真模塊的連線上。
2.根據(jù)權(quán)利要求1所述的一種模塊級電路網(wǎng)表仿真方法，其特征在于: 所述待驗(yàn)證芯片所有模塊進(jìn)行單獨(dú)的實(shí)現(xiàn)過程中需設(shè)置模塊接口屬性為不許修改，以保留各模塊之間的接口不被優(yōu)化刪減。
3.根據(jù)權(quán)利要求1或2所述的一種模塊級電路網(wǎng)表仿真方法，其特征在于: 所述搭建RTL仿真平臺步驟包括: 步驟11、設(shè)計(jì)激勵產(chǎn)生單元，并將激勵產(chǎn)生單元連接到芯片的輸入模塊； 步驟12、放入待驗(yàn)證芯片的所有模塊，在驗(yàn)證平臺中連接所有模塊，該模塊即為RTL模塊； 步驟13、設(shè)計(jì)結(jié)果收集檢查單元，連接到待驗(yàn)證芯片的結(jié)果輸出模塊，用于收集仿真結(jié)果和檢查仿真正確性； 所述搭建網(wǎng)表仿真平臺步驟包括: 步驟21、在RTL仿真平臺的基礎(chǔ)上，將需要進(jìn)行網(wǎng)表仿真的RTL模塊替換為該模塊的網(wǎng)表仿真模塊； 步驟22、在所述網(wǎng)表仿真模塊前連接一輸入延時模型來模擬模塊之間傳輸延時行為，以滿足網(wǎng)表仿真的時序需求； 步驟23、準(zhǔn)備好網(wǎng)表仿真模塊的sdf文件，以供在仿真時用于給網(wǎng)表反標(biāo)時序。
4.根據(jù)權(quán)利要求1所述的一種模塊級電路網(wǎng)表仿真方法，其特征在于: 所述步驟21中的將需要進(jìn)行網(wǎng)表仿真的RTL模塊替換為該模塊的網(wǎng)表仿真模塊是通過設(shè)計(jì)工具的轉(zhuǎn)化來實(shí)現(xiàn)的，該設(shè)計(jì)工具是EDA公司synopsys的EDA工具中的Design_Compiler和Prime_Time兩個工具，該Design_Compiler和Prime_Time兩個工具分別實(shí)現(xiàn)RTL到網(wǎng)表的轉(zhuǎn)化和sdf文件的提取。
全文摘要
本發(fā)明提供一種模塊級電路網(wǎng)表仿真方法，包括RTL仿真流程和網(wǎng)表仿真流程；其中，所述網(wǎng)表仿真流程所用的延時信息是將待驗(yàn)證芯片所有模塊進(jìn)行單獨(dú)的實(shí)現(xiàn)和延時信息抽取而得，所述網(wǎng)表仿真流程所用的網(wǎng)表仿真模塊的sdf文件是在實(shí)際電路版圖中單獨(dú)抽取每個模塊的延時信息而產(chǎn)生；且所述搭建網(wǎng)表仿真平臺步驟是在所述RTL仿真平臺的基礎(chǔ)上對需要進(jìn)行網(wǎng)表仿真的RTL模塊替換為網(wǎng)表仿真模塊，而保留其他RTL模塊，并將延時信息加到網(wǎng)表仿真平臺中的每個網(wǎng)表仿真模塊的連線上。本發(fā)明可以減少每次仿真的網(wǎng)表數(shù)量，仿真速度高;搭建網(wǎng)表環(huán)境時可以多人分模塊負(fù)責(zé)調(diào)試，搭建速度快；且可以直接基于RTL仿真環(huán)境修改,修改方便,工作量小。
文檔編號G06F17/50GK103150440SQ20131008124
公開日2013年6月12日 申請日期2013年3月14日 優(yōu)先權(quán)日2013年3月14日
發(fā)明者廖裕民 申請人:福州瑞芯微電子有限公司