專利名稱：一種片上系統(tǒng)SoC命令處理的方法、裝置及芯片的制作方法
技術領域：
本發(fā)明涉及SoC數據處理領域，特別是涉及一種片上系統(tǒng)SoC命令處理的方法，一種片上系統(tǒng)SoC命令處理的裝置，以及一種片上系統(tǒng)SoC芯片。
背景技術：
SoC(System on a Chip，片上系統(tǒng))自20世紀90年代后期出現以來，受到了學術界和工業(yè)界的極大關注，SoC通常將微處理器、模擬IP(Intelligence Property)核、數字IP核和存儲器(或片外存儲控制接口)集成在單一芯片上，具有小型、輕量、低功耗、多功能、高可靠和低成本化等特征，在計算機、通信、消費類電子工控、交通運輸等領域應用十分廣泛。SoC并不是將這些功能組成模塊簡單地通過微電子集成工藝直接集成在一起，各個功能子模塊之間必須有機地聯系在一起，他們之間能夠交換數據，并且能夠避免發(fā)生錯誤，這樣才能作為一個整體工作。所有這些需要一個具有交換數據功能的單元來實現系統(tǒng)的有效集成，即片上互連技術，或者更確切地說也就是確定IP核之間的通信機制。良好的片上互連策略不僅可以提高核的可重用性，而且是保證系統(tǒng)的可靠性和快速集成的重要前提。參照圖1所示的一種片上系統(tǒng)SoC的組成示意圖，基于IP核和片上互連的SoC可以抽象劃分為兩個部分:數據通信模塊和數據處理模塊。對于片上系統(tǒng)而言，數據通信模塊承擔著片上系統(tǒng)各個數據處理模塊之間的通信；數據處理模塊則是系統(tǒng)中承擔運算功能的基本單元，例如嵌入式微處理器中的RISC核心，負責運行程序并控制其他處理單元的運算。其中片上系統(tǒng)大部分的數據處理模塊受到嵌入式微處理器的控制，數據處理模塊與數據通信模塊的接口通常包括兩部分，master部分和slave部分。Master部分主要負責與其他數據處理模塊的數據交換，而slave部分通常用于接收微處理器的命令。隨著SoC系統(tǒng)的復雜性不斷提高，數據處理模塊的規(guī)模也越來越大，傳統(tǒng)其slave部分接收微處理器的命令也越來越多。傳統(tǒng)上通常采用寄存器的方式來存 儲所有微處理器發(fā)送的命令。但是隨著規(guī)模的越來越大，數據處理模塊不能進行及時的處理。因此，本領域技術人員迫切需要解決的問題之一在于，提出一種片上系統(tǒng)SoC命令處理的方法和裝置，用以保證命令的處理效率。

發(fā)明內容
本發(fā)明所要解決的技術問題是提供一種片上系統(tǒng)SoC命令處理的方法，一種片上系統(tǒng)SoC命令處理的裝置，以及一種片上系統(tǒng)SoC芯片，用以保證命令的處理效率。為了解決上述問題，本發(fā)明公開了一種片上系統(tǒng)SoC命令處理的方法，其特征在于，所述片上系統(tǒng)SoC中包括微處理器及多個寄存器緩沖區(qū)，所述的方法包括:將所述微處理器發(fā)送的不同命令分別存入不同寄存器緩沖區(qū)中；分別從對應的寄存器緩沖區(qū)中按序讀取并執(zhí)行相應的命令；當所述命令全部執(zhí)行完畢時，發(fā)送中斷信號至所述微處理器。優(yōu)選地，所述寄存器緩沖區(qū)為靜態(tài)隨機存儲器SRAM。
優(yōu)選地，所述片上系統(tǒng)SoC中還包括寄存器緩沖區(qū)接口，所述命令為所述微處理器在空閑時通過寄存器緩沖區(qū)接口集中發(fā)送。優(yōu)選地，所述分別從對應的寄存器緩沖區(qū)中按序讀取并執(zhí)行相應的命令的步驟包括:
確定當前讀取的寄存器緩沖區(qū)；從所述當前讀取的寄存器緩沖區(qū)中讀取相應的命令；執(zhí)行所述讀取的相應命令；依據所述執(zhí)行結果確定下一個對應的寄存器緩沖區(qū)；從所述下一個對應的寄存器緩沖區(qū)中讀取下一命令；執(zhí)行所述讀取的下一命令；判斷所述命令是否執(zhí)行完畢，若否，則返回所述依據執(zhí)行結果確定下一個對應的寄存器緩沖區(qū)的步驟繼續(xù)執(zhí)行，若是，則執(zhí)行所述當命令全部執(zhí)行完畢時，發(fā)送中斷信號至所述微處理器的步驟。優(yōu)選地，所述執(zhí)行讀取的相應命令的步驟包括:解析所述讀取的相應命令；依據所述解析結果執(zhí)行相應的操作。本發(fā)明實施例還公開了一種片上系統(tǒng)SoC命令處理的裝置，所述片上系統(tǒng)SoC中包括微處理器及多個寄存器緩沖區(qū)，所述的裝置包括:命令存入模塊，用于將所述微處理器發(fā)送的不同命令分別存入不同寄存器緩沖區(qū)中；命令執(zhí)行模塊，用于分別從對應的寄存器緩沖區(qū)中按序讀取并執(zhí)行相應的命令；中斷信號發(fā)送模塊，用于當所述命令全部執(zhí)行完畢時，發(fā)送中斷信號至所述微處理器。優(yōu)選地，所述寄存器緩沖區(qū)為靜態(tài)隨機存儲器SRAM。優(yōu)選地，所述片上系統(tǒng)SoC中還包括寄存器緩沖區(qū)接口，所述命令為所述微處理器在空閑時通過寄存器緩沖區(qū)接口集中發(fā)送。優(yōu)選地，所述命令執(zhí)行模塊包括:當前寄存器緩沖區(qū)確定子模塊，用于確定當前讀取的寄存器緩沖區(qū)；當前命令讀取子模塊，用于從所述當前讀取的寄存器緩沖區(qū)中讀取相應的命令；當前命令執(zhí)行子模塊，用于執(zhí)行所述讀取的相應命令；下一寄存器緩沖區(qū)確定子模塊，用于依據所述執(zhí)行結果確定下一個對應的寄存器緩沖區(qū)；下一命令讀取子模塊，用于從所述下一個對應的寄存器緩沖區(qū)中讀取下一命令；下一命令執(zhí)行子模塊，用于執(zhí)行所述讀取的下一命令；執(zhí)行判斷子模塊，用于判斷所述命令是否執(zhí)行完畢，若否，則繼續(xù)調用下一寄存器緩沖區(qū)確定子模塊，若是，則調用中斷信號發(fā)送模塊。本發(fā)明實施例還公開了一種片上系統(tǒng)SoC芯片，所述片上系統(tǒng)SoC中包括微處理器及多個寄寄存器緩沖區(qū)，所述的片上系統(tǒng)SoC芯片包括:命令存入模塊，用于將所述微處理器發(fā)送的不同命令分別存入不同寄存器緩沖區(qū)中；命令執(zhí)行模塊，用于分別從對應的寄存器緩沖區(qū)中按序讀取并執(zhí)行相應的命令；中斷信號發(fā)送模塊，用于當所述命令全部執(zhí)行完畢時，發(fā)送中斷信號至所述微處理器。與現有技術相比，本發(fā)明包括以下優(yōu)點:本發(fā)明提出采用寄存器緩沖區(qū)的方式來對命令進行存貯，微處理器可以在短時間內集中對數據處理模塊進行命令的配置，然后數據處理模塊分時從寄存器緩沖區(qū)中讀取數據進行解析執(zhí)行。由于微處理器將命令集中發(fā)送到寄存器緩沖區(qū)，數據處理模塊可對命令可進行集中處理，并且在全部命令處理完畢之后會發(fā)送中斷信號通知微處理器，從而保證了命令的處理效率。另外，由于本發(fā)明是在片上系統(tǒng)SoC的基礎上實現命令的緩沖寄存及相應的解析執(zhí)行，因此可靠性和集成度高。


圖1是一種片上系統(tǒng)SoC的組成示意圖；圖2是本發(fā)明的一種片上系統(tǒng)SoC命令處理的方法實施例的步驟流程圖；圖3是本發(fā)明的一種寄存器緩沖區(qū)示意
圖4是本發(fā)明一種寄存器緩沖區(qū)中命令存放的示意圖；圖5是本發(fā)明一種片上系統(tǒng)SoC命令處理的裝置實施例的結構框圖；圖6是本發(fā)明一種片上系統(tǒng)SoC芯片實施例的結構框圖。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖和具體實施方式
對本發(fā)明作進一步詳細的說明。本發(fā)明的核心構思之一在于，提出采用寄存器緩沖區(qū)的方式來對命令進行存貯，微處理器可以在短時間內集中對數據處理模塊進行命令的配置，然后數據處理模塊分時從寄存器緩沖區(qū)中讀取數據進行解析執(zhí)行。由于微處理器將命令集中發(fā)送到寄存器緩沖區(qū)，數據處理模塊可對命令可進行集中處理，并且在全部命令處理完畢之后會發(fā)送中斷信號通知微處理器，從而保證了命令的處理效率。參照圖2，示出了本發(fā)明一種片上系統(tǒng)SoC命令處理的方法實施例的步驟流程圖，所述片上系統(tǒng)SoC中包括微處理器及多個寄存器緩沖區(qū)，所述的方法具體可以包括如下步驟:步驟101，將所述微處理器發(fā)送的不同命令分別存入不同寄存器緩沖區(qū)中；在實際運用中，片上系統(tǒng)SoC中可以包括多個數據處理模塊，數據處理模塊分別將微處理器發(fā)送的不同命令存入不同的寄存器緩沖區(qū)中。較佳地，所述寄存器緩沖區(qū)可以為靜態(tài)隨機存儲器SRAM。采用靜態(tài)隨機存儲器SRAM作為寄存器緩沖區(qū)具有面積小的優(yōu)點。通常的緩沖區(qū)由普通寄存器由觸發(fā)器構成，Ibit觸發(fā)器大概有6 8邏輯門構成。而寄存器緩沖區(qū)通過采用片上靜態(tài)隨機存儲器SRAM的方式來對命令進行存儲，同樣存儲Ibit數據，采用靜態(tài)隨機存儲器SRAM的方式其面積只為采用觸發(fā)器的五分之一左右，因此對于減少片上系統(tǒng)SoC的面積大有益處。
在本發(fā)明的一種優(yōu)選實施例中，所述片上系統(tǒng)SoC中可以包括寄存器緩沖區(qū)接口，所述命令可以在所述微處理器在空閑時通過寄存器緩沖區(qū)接口集中發(fā)送。在具體實現中，微處理器不能實時的發(fā)送命令，因此在空閑時通過寄存器緩沖區(qū)接口(buffer接口)集中發(fā)送一批命令到寄存器緩沖區(qū)buffer并存儲所有的命令，然后數據處理模塊按序執(zhí)行所述的命令，保證了任務有效并及時執(zhí)行。參照圖3所示的本發(fā)明的一種寄存器緩沖區(qū)示意圖，包括嵌入式微處理器，數據通信模塊，數據處理模塊及寄存器緩沖池(寄存器緩沖區(qū))，嵌入式微處理器通過數據通信模塊將命令發(fā)送到不同數據處理模塊的寄存器緩沖區(qū)中，數據處理模塊根據嵌入式微處理器的命令進行相應的動作(如進行加減乘除)，由于微處理器在工作的過程中并不能及時來對數據處理模塊進行命令動作的配置，通常在一次的集中發(fā)送命令過程中會通過數據通信模塊發(fā)送盡可能多的命令存入寄存器緩沖區(qū)中。步驟102，分別從對應的寄存器緩沖區(qū)中按序讀取并執(zhí)行相應的命令；在本發(fā)明的一種優(yōu)選實施例中，所述步驟102具體可以包括如下子步驟:子步驟S11，確定當前讀取的寄存器緩沖區(qū)；子步驟S12，從所述當前讀取的寄存器緩沖區(qū)中讀取相應的命令；子步驟S13，執(zhí)行所述讀取的相應命令；子步驟S14，依據所述執(zhí)行結果確定下一個對應的寄存器緩沖區(qū)；子步驟S15，從所述下一個對應的寄存器緩沖區(qū)中讀取下一命令；子步驟S16，執(zhí)行所述讀取的下一命令；執(zhí)行所述讀取的下一命令；

子步驟S17，判斷所述命令是否執(zhí)行完畢，若否，則返回所述子步驟S14繼續(xù)執(zhí)行，若是，則執(zhí)行所述當命令全部執(zhí)行完畢時，發(fā)送中斷信號至所述微處理器的步驟。在本發(fā)明的一種優(yōu)選實施例中，所述子步驟S13具體可以包括如下子步驟:子步驟S21，解析所述讀取的相應命令；子步驟S22，依據所述解析結果執(zhí)行相應的操作。數據處理模塊將微處理器發(fā)送的不同命令存入相應的寄存器緩沖區(qū)buffer中，當開始執(zhí)行存儲在寄存器緩沖區(qū)buffer的命令時,首先從寄存器緩沖區(qū)buffer的開始位置讀取命令，然后根據對該命令解析和處理的結果，再決定從寄存器緩沖區(qū)buffer中的不同位置讀取后續(xù)的命令，因為后續(xù)的命令動作有可能取決于前面命令的解析，針對解析出來的結果，到相應地寄存器緩沖區(qū)相應的位置讀取下一個命令。假設寄存器緩沖區(qū)buffer中有3個存放命令的區(qū)域，首先讀取I區(qū)中的命令進行解析并執(zhí)行，若解析出I區(qū)的命令是判斷a+b是否大于C，如果大于C，則去2區(qū)讀取并執(zhí)行下一個命令，如果小于C，則去3區(qū)讀取并執(zhí)行下一個命令。步驟103，當所述命令全部執(zhí)行完畢時，發(fā)送中斷信號至所述微處理器。當數據處理模塊將寄存器緩沖區(qū)中的全部命令處理完畢后，發(fā)送中斷信號告知微處理器，此寄存器緩沖區(qū)中的命令都處理完畢。為了使本領域技術人員進一步了解本發(fā)明實施例，下面通過一個具體的示例來說明本發(fā)明從寄存器緩沖區(qū)中分時讀取命令并進行解析執(zhí)行的過程。參照圖4所示的本發(fā)明的一種寄存器緩沖區(qū)中命令存放的示意圖，從寄存器緩沖區(qū)中分時讀取命令并進行解析執(zhí)行的步驟如下所示:
1、微處理器短時間內通過總線slave接口發(fā)送命令給數據處理模塊；2、寄存器緩沖區(qū)(寄存器緩沖池)上總線接口根據不同的命令存儲到不同的寄存器緩沖區(qū)；3、數據處理模塊先從I區(qū)讀取第一個命令，根據命令進行動作；4、動作結束后根據結果決定從其它幾個區(qū)讀取后續(xù)命令；4、當全部命令處理完畢后，發(fā)送中斷告知微處理器，此寄存器緩沖區(qū)中的命令都處理完畢。需要說明的是，對于方法實施例，為了簡單描述，故將其都表述為一系列的動作組合，但是本領域技術人員應該知悉，本申請并不受所描述的動作順序的限制，因為依據本申請，某些步驟可以采用其他順序或者同時進行。其次，本領域技術人員也應該知悉，說明書中所描述的實施例均屬于優(yōu)選實施例，所涉及的動作并不一定是本申請所必須的。參照圖5，示出了本發(fā)明的一種片上系統(tǒng)SoC命令處理的裝置實施例的結構框圖，所述片上系統(tǒng)SoC中可以包括微處理器及多個寄存器緩沖區(qū)，所述的裝置具體可以包括如下模塊:命令存入模塊201，用于將所述微處理器發(fā)送的不同命令分別存入不同寄存器緩沖區(qū)中；在本發(fā)明的一種優(yōu)選實施例中，所述寄存器緩沖區(qū)可以為靜態(tài)隨機存儲器SRAM。在本發(fā)明的一種優(yōu)選實施例中，所述片上系統(tǒng)SoC中可以包括寄存器緩沖區(qū)接口，所述命令為所述微處理器在空閑時通過寄存器緩沖區(qū)接口集中發(fā)送。命令執(zhí)行模塊202，用于分別從對應的寄存器緩沖區(qū)中按序讀取并執(zhí)行相應的命令；在本發(fā)明的一種優(yōu)選實施例中，所述命令執(zhí)行模塊202可以包括如下子模塊:當前寄存器緩沖區(qū)確定子模塊，用于確定當前讀取的寄存器緩沖區(qū)；當前命令讀取子模塊，用于從所述當前讀取的寄存器緩沖區(qū)中讀取相應的命令；當前命令執(zhí)行子模塊，用于執(zhí)行所述讀取的相應命令；下一寄存器緩沖區(qū)確定子模塊，用于依據所述執(zhí)行結果確定下一個對應的寄存器緩沖區(qū)；下一命令讀取子模塊，用于從所述下一個對應的寄存器緩沖區(qū)中讀取下一命令；下一命令執(zhí)行子模塊，用于執(zhí)行所述讀取的下一命令；執(zhí)行判斷子模塊，用于判斷所述命令是否執(zhí)行完畢，若否，則繼續(xù)調用下一寄存器緩沖區(qū)確定子模塊，若是，則調用中斷信號發(fā)送模塊。在本發(fā)明的一種優(yōu)選實施例中，所述當前命令執(zhí)行子模塊可以包括如下單元:命令解析單元，用于解析所述讀取的相應命令；命令執(zhí)行單元，用于依據所述解析結果執(zhí)行相應的操作。中斷信號發(fā)送模塊203，用于當所述命令全部執(zhí)行完畢時，發(fā)送中斷信號至所述微處理器。對于圖5所示的裝置實施例而言，由于其與圖2示的方法實施例基本相似，所以描述的比較簡單，相關之處參見方法實施例的部分說明即可。

參照圖6，示出了本發(fā)明的一種片上系統(tǒng)SoC芯片實施例的結構框圖，，所述片上系統(tǒng)SoC中可以包括微處理器及多個寄存器緩沖區(qū)，所述的片上系統(tǒng)SoC芯片具體可以包括如下模塊:命令存入模塊301，用于將所述微處理器發(fā)送的不同命令分別存入不同寄存器緩沖區(qū)中；命令執(zhí)行模塊302，用于分別從對應的寄存器緩沖區(qū)中按序讀取并執(zhí)行相應的命令；中斷信號發(fā)送模塊303，用于當所述命令全部執(zhí)行完畢時，發(fā)送中斷信號至所述微處理器。本說明書中的各個實施例均采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似的部分互相參見即可。本領域內的技術人員應明白，本申請的實施例可提供為方法、裝置、或計算機程序產品。因此，本申請可采用完全硬件實施例、完全軟件實施例、或結合軟件和硬件方面的實施例的形式。而且，本申請可采用在一個或多個其中包含有計算機可用程序代碼的計算機可用存儲介質(包括但不限于磁盤存儲器、CD-ROM、光學存儲器等)上實施的計算機程序產品的形式。本申請是參照根據本申請實施例的方法、設備(系統(tǒng))、和計算機程序產品的流程圖和/或方框圖來描述的。應理解可由計算機程序指令實現流程圖和/或方框圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結合?？商峁┻@些計算機程序指令到通用計算機、專用計算機、嵌入式處理機或其他可編程數據處理設備的處理器以產生一個機器，使得通過計算機或其他可編程數據處理設備的處理器執(zhí)行的指令產生用于實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的裝置。這些計算機程序指令也可存儲在能引導計算機或其他可編程數據處理設備以特定方式工作的計算機可讀存儲器中，使得存儲在該計算機可讀存儲器中的指令產生包括指令裝置的制造品，該指令裝置實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能。這些計算機程序指令也可裝載到計算機或其他可編程數據處理設備上，使得在計算機或其他可編程設備上執(zhí)行一系列操作步驟以產生計算機實現的處理，從而在計算機或其他可編程設備上執(zhí)行的指令提供用于實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的步驟。盡管已描述了本申請的優(yōu)選實施例，但本領域內的技術人員一旦得知了基本創(chuàng)造性概念，則可對這些實施例做出另外的變更和修改。所以，所附權利要求意欲解釋為包括優(yōu)選實施例以及落入本申請范圍的所有變更和修改。最后，還需要說明的是，在本文中術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設備
所固有的要素。在沒有更多限制的情況下，由語句“包括一個......”限定的要素，并不排
除在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。

以上對本發(fā)明所提供的一種片上系統(tǒng)SoC命令處理的方法，一種片上系統(tǒng)SoC命令處理的裝置，以及一種片上系統(tǒng)SoC芯片，進行了詳細介紹，本文中應用了具體個例對本發(fā)明的原理及實施方式進行了闡述，以上實施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想；同時，對于本領域的一般技術人員，依據本發(fā)明的思想，在具體實施方式
及應用范圍上均會有改變·之處，綜上所述，本說明書內容不應理解為對本發(fā)明的限制。
權利要求
1.一種片上系統(tǒng)SoC命令處理的方法，其特征在于，所述片上系統(tǒng)SoC中包括微處理器及多個寄存器緩沖區(qū)，所述的方法包括: 將所述微處理器發(fā)送的不同命令分別存入不同寄存器緩沖區(qū)中； 分別從對應的寄存器緩沖區(qū)中按序讀取并執(zhí)行相應的命令； 當所述命令全部執(zhí)行完畢時，發(fā)送中斷信號至所述微處理器。
2.根據權利要求1所述的方法，其特征在于，所述寄存器緩沖區(qū)為靜態(tài)隨機存儲器SRAM。
3.根據權利要求1所述的方法，其特征在于，所述片上系統(tǒng)SoC中還包括寄存器緩沖區(qū)接口，所述命令為所述微處理器在空閑時通過寄存器緩沖區(qū)接口集中發(fā)送。
4.根據權利要求1所述的方法，其特征在于，所述分別從對應的寄存器緩沖區(qū)中按序讀取并執(zhí)行相應的命令的步驟包括: 確定當前讀取的寄存器緩沖區(qū)； 從所述當前讀取的寄存器緩沖區(qū)中讀取相應的命令； 執(zhí)行所述讀取的相應 命令； 依據所述執(zhí)行結果確定下一個對應的寄存器緩沖區(qū)； 從所述下一個對應的寄存器緩沖區(qū)中讀取下一命令； 執(zhí)行所述讀取的下一命令； 判斷所述命令是否執(zhí)行完畢，若否，則返回所述依據執(zhí)行結果確定下一個對應的寄存器緩沖區(qū)的步驟繼續(xù)執(zhí)行，若是，則執(zhí)行所述當命令全部執(zhí)行完畢時，發(fā)送中斷信號至所述微處理器的步驟。
5.根據權利要求4所述的方法，其特征在于，所述執(zhí)行讀取的相應命令的步驟包括: 解析所述讀取的相應命令； 依據所述解析結果執(zhí)行相應的操作。
6.一種片上系統(tǒng)SoC命令處理的裝置，其特征在于，所述片上系統(tǒng)SoC中包括微處理器及多個寄存器緩沖區(qū)，所述的裝置包括: 命令存入模塊，用于將所述微處理器發(fā)送的不同命令分別存入不同寄存器緩沖區(qū)中； 命令執(zhí)行模塊，用于分別從對應的寄存器緩沖區(qū)中按序讀取并執(zhí)行相應的命令； 中斷信號發(fā)送模塊，用于當所述命令全部執(zhí)行完畢時，發(fā)送中斷信號至所述微處理器。
7.根據權利要求6所述的裝置，其特征在于，所述寄存器緩沖區(qū)為靜態(tài)隨機存儲器SRAM。
8.根據權利要求6所述的裝置，其特征在于，所述片上系統(tǒng)SoC中還包括寄存器緩沖區(qū)接口，所述命令為所述微處理器在空閑時通過寄存器緩沖區(qū)接口集中發(fā)送。
9.根據權利要求6所述的方法，其特征在于，所述命令執(zhí)行模塊包括: 當前寄存器緩沖區(qū)確定子模塊，用于確定當前讀取的寄存器緩沖區(qū)； 當前命令讀取子模塊，用于從所述當前讀取的寄存器緩沖區(qū)中讀取相應的命令； 當前命令執(zhí)行子模塊，用于執(zhí)行所述讀取的相應命令； 下一寄存器緩沖區(qū)確定子模塊，用于依據所述執(zhí)行結果確定下一個對應的寄存器緩沖區(qū)； 下一命令讀取子模塊，用于從所述下一個對應的寄存器緩沖區(qū)中讀取下一命令；下一命令執(zhí)行子模塊，用于執(zhí)行所述讀取的下一命令； 執(zhí)行判斷子模塊，用于判斷所述命令是否執(zhí)行完畢，若否，則繼續(xù)調用下一寄存器緩沖區(qū)確定子模塊，若是，則調用中斷信號發(fā)送模塊。
10.一種片上系統(tǒng)SoC芯片，其特征在于，所述片上系統(tǒng)SoC中包括微處理器及多個寄寄存器緩沖區(qū)，所述的片上系統(tǒng)SoC芯片包括: 命令存入模塊，用于將所述微處理器發(fā)送的不同命令分別存入不同寄存器緩沖區(qū)中； 命令執(zhí)行模塊，用于分別從對應的寄存器緩沖區(qū)中按序讀取并執(zhí)行相應的命令； 中斷信號發(fā)送模塊，用于 當所述命令全部執(zhí)行完畢時，發(fā)送中斷信號至所述微處理器。
全文摘要
本發(fā)明提供了一種片上系統(tǒng)SoC命令處理的方法、裝置及片上系統(tǒng)SoC芯片，所述片上系統(tǒng)SoC中包括微處理器及多個寄存器緩沖區(qū)，所述的方法包括將所述微處理器發(fā)送的不同命令分別存入不同寄存器緩沖區(qū)中；分別從對應的寄存器緩沖區(qū)中按序讀取并執(zhí)行相應的命令；當所述命令全部執(zhí)行完畢時，發(fā)送中斷信號至所述微處理器。本發(fā)明保證了命令的處理效率。
文檔編號G06F9/30GK103235715SQ20131010314
公開日2013年8月7日 申請日期2013年3月27日 優(yōu)先權日2013年3月27日
發(fā)明者萬紅星 申請人:青島中星微電子有限公司