專利名稱：基于fpga具有狀態(tài)監(jiān)控的多余度同步ip核的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是一種基于FPGA具有狀態(tài)監(jiān)控的多余度同步IP核，屬于航空電子技術(shù)領(lǐng)域，它是一種基于FPGA實(shí)現(xiàn)的具有狀態(tài)監(jiān)控功能的多余度硬件同步電路。
背景技術(shù)：
在工程技術(shù)領(lǐng)域，為了提高系統(tǒng)的可靠性和安全性，余度技術(shù)是一種經(jīng)常采用的手段。在一個(gè)應(yīng)用系統(tǒng)中，采用多余度并行工作，并運(yùn)用余度管理，在某個(gè)余度出現(xiàn)故障時(shí)，可以剔除故障余度，由其余正常工作的余度繼續(xù)進(jìn)行任務(wù)運(yùn)行，從而提高了整個(gè)系統(tǒng)的可靠性。系統(tǒng)中多余度并行工作，首先要解決的是各余度同步問題，用以保證每個(gè)余度在同一時(shí)刻開始進(jìn)行任務(wù)處理，防止出現(xiàn)瞬間不穩(wěn)定的問題。同步技術(shù)通常采用軟件技術(shù)實(shí)現(xiàn)，即由每個(gè)余度上的同步處理軟件程序?qū)崿F(xiàn)多余度同步。但是，這種軟件同步方式上電啟動進(jìn)入工作狀態(tài)慢，通道異步度只能控制在us (微秒)級別，響應(yīng)速度慢，同步時(shí)間長。隨著電子技術(shù)發(fā)展，F(xiàn)PGA(現(xiàn)場可編程邏輯陣列)的出現(xiàn)，使得電子設(shè)計(jì)發(fā)生重大變革。FPGA作為專業(yè)集成電路(ASIC)領(lǐng)域的一種半定制電路，它的出現(xiàn)解決了定制電路的不足，運(yùn)用相應(yīng)電子CAD軟件，設(shè)計(jì)靈活方便的FPGA，可以替代幾十甚至幾千塊通用IC芯片，提高系統(tǒng)集成度、具有高可靠性。而且用VHDL語言和Verilog HDL語言進(jìn)行FPGA設(shè)計(jì)的代碼，有很強(qiáng)的通用性，這些代碼在眾多廠商提供的各類型號FPGA中可以通用，因而，開發(fā)具有完整功能可通用的代碼就形成了獨(dú)立自主知識產(chǎn)權(quán)產(chǎn)品。

發(fā)明內(nèi)容
發(fā)明目的本發(fā)明正是針對上述現(xiàn)有技術(shù)狀況而設(shè)計(jì)提供了一種基于FPGA具有狀態(tài)監(jiān)控的多余度同步IP核，該IP核實(shí)現(xiàn)了由硬件進(jìn)行同步控制完成各余度間的同步功能，并發(fā)出同步觸發(fā)工作信號；同時(shí)對每個(gè)余度進(jìn)行狀態(tài)監(jiān)控，實(shí)時(shí)判別故障余度；最終成功的將通道異步度控制在ns (毫微秒)級別。技術(shù)方案基于FPGA具有狀態(tài)監(jiān)控的多余度同步IP核，該IP核包括時(shí)鐘模塊、通道識別模塊、同步信號分配模塊、信號同步模塊；時(shí)鐘模塊與通道識別模塊、同步信號分配模塊、信號同步模塊連接，其功能為整個(gè)IP核提供工作時(shí)鐘和復(fù)位信號；通道識別模塊與時(shí)鐘模塊、同步信號分配模塊、信號同步模塊連接，其功能是識別(PU板所在的通道，給出通道編號；同步信號分配模塊與時(shí)鐘模塊、通道識別模塊、信號同步模塊連接，其功能是根據(jù)通道編號，將輸入輸出的同步信號進(jìn)行內(nèi)部配置，與信號同步模塊接口。信號同步模塊與時(shí)鐘模塊、通道識別模塊、同步信號分配模塊連接，其功能是根據(jù)通道編號和輸入輸出的同步信號，進(jìn)行余度同步和狀態(tài)監(jiān)控。有益效果本發(fā)明實(shí)現(xiàn)了由硬件進(jìn)行同步控制完成各余度間的同步功能，并發(fā)出同步工作脈沖信號；同時(shí)對每個(gè)余度進(jìn)行狀態(tài)監(jiān)控，實(shí)時(shí)判別故障余度；最終，成功的將通道異步度控制在ns (毫微秒)級別。該IP核包括時(shí)鐘模塊、通道識別模塊、同步信號分配模塊、信號同步模塊。該IP核嵌入至每個(gè)余度的CPU板中，通過主板總線連接，自動判別本余度CPU板所在的通道，同時(shí)給出CPU板的通道編號，并根據(jù)通道編號進(jìn)行內(nèi)部電路配置，完成各余度(PU板的同步判別，發(fā)出同步觸發(fā)工作信號和狀態(tài)監(jiān)控信號。


圖1是基于FPGA具有狀態(tài)監(jiān)控的多余度同步IP核原理框2是基于FPGA具有狀態(tài)監(jiān)控的多余度同步IP核母板連接電路3是基于FPGA具有狀態(tài)監(jiān)控的多余度同步IP核電路模塊電路4是信號同步模塊狀態(tài)機(jī)循環(huán)圖
具體實(shí)施例方式下面結(jié)合附圖對本發(fā)明做進(jìn)一步詳細(xì)描述?；贔PGA具有狀態(tài)監(jiān)控的多余度同步IP核，該IP核嵌入至每個(gè)余度的CPU板中，通過主板總線連接，自動判別本余度CPU板所在的通道，同時(shí)給出CPU板的通道編號，并據(jù)通道編號進(jìn)行內(nèi)部電路配置，完成各余度CPU板的同步判別，發(fā)出同步觸發(fā)工作信號和狀態(tài)監(jiān)控信號。參見附圖1，該種基于FPGA具有狀態(tài)監(jiān)控的多余度同步IP核，是一種結(jié)構(gòu)一致的通用IP核，該IP核嵌入至每個(gè)余度的CPU板中，通過主板總線連接，完成多余同步的功能。每個(gè)余度CPU板與主板總線的連接方式(參加附圖2):CPU_1板連接的信號線有cpul_sel、Tl、R2、R3、R4 Rn, CPU_2 板連接的信號線有 cpu2_sel、RU T2、R3、R4 Rn,CPU_3板連接的信號線有cpu3_sel、RU R2、T3、R4 Rn，CPU_N板連接的信號線有cpun_sel、RU R2、R3、R4 Tn ;即本余度的CPU板編號為X，則本余度CPU板連接與本余度編號一致的cpuX_Sel通道輸入信號，連接與本余度編號一致的同步輸出Tx信號，連接不包括本余度編號Rl Rn (Rx除外)的同步輸入信號。基于FPGA具有狀態(tài)監(jiān)控的多余度同步IP核(參加附圖3)，其特征在于:該IP核包括時(shí)鐘模塊1、通道識別模塊2、同步信號分配模塊3、信號同步模塊4 ；時(shí)鐘模塊I與通道識別模塊2、同步信號分配模塊3、信號同步模塊4連接，其功能為整個(gè)IP核提供工作時(shí)鐘和復(fù)位信號。時(shí)鐘模塊I接收輸入IP核的時(shí)鐘信號clock_in和復(fù)位信號reset，通過時(shí)鐘模塊I內(nèi)部的數(shù)字鎖相環(huán)電路和分頻倍頻電路，給整個(gè)IP核提供所需的工作時(shí)鐘和電路復(fù)位clock_reset_signal信號輸出；通道識別模塊2與時(shí)鐘模塊1、同步信號分配模塊3、信號同步模塊4連接，其功能是識別CPU板所在的通道，給出通道編號。通道識別模塊2接收來自主板總線的通道輸入信號cpUX_Sel (參見附圖2)，該通道輸入信號cpUX_Sel是接入主板總線時(shí)的通道識別信號，通道識別模塊2通過對道輸入信號cpuX_Sel的判別，識別當(dāng)前CPU板接入通道的編號，并形成通道編碼CpU_COde信號傳遞給同步信號分配模塊3和信號同步模塊4 ；同步信號分配模塊3與時(shí)鐘模塊1、通道識別模塊2、信號同步模塊4連接，其功能是根據(jù)通道編號，將輸入輸出的同步信號進(jìn)行內(nèi)部配置，與信號同步模塊接口。同步信號分配模塊3根據(jù)通道編碼CpU_COde信號，將主板總線與其連接的輸入同步信號Tl Tn和輸出同步信號Rl Rn進(jìn)行內(nèi)部配置，將非本通道的輸入同步信號配置給信號同步模塊4輸出syn_signal_input同步信號，本通道的同步信號syn_signal_output配置給與本通道編號一致的輸出同步信號輸出。信號同步模塊4與時(shí)鐘模塊1、通道識別模塊2、同步信號分配模塊3連接，其功能是根據(jù)通道編號和輸入輸出的同步信號，進(jìn)行余度同步和狀態(tài)監(jiān)控。信號同步模塊4包括以下 5 個(gè)狀態(tài)機(jī)，參見附圖 4:1dle、Syn_begin、Syn_state、Syn_gen、Syn_over。各狀態(tài)機(jī)完成功能如下:Idle 一在此狀態(tài)下,根據(jù)通道編碼cpu_code信號，檢測輸入的syn_signal_input同步信號，如果有任何一個(gè)同步觸發(fā)信號有效，就進(jìn)入Syn_begin狀態(tài)，否則在Idle狀態(tài)等待。Syn_begin —在此狀態(tài)下，判別輸入的syn_signal_input同步信號是否全部有效，如果輸入的同步信號全部有效，貝1J進(jìn)入Syn_gen狀態(tài)，否則進(jìn)入Syn_state狀態(tài)。Syn_state 一在此狀態(tài)下，延遲等待幾個(gè)時(shí)鐘周期后，如果仍有同步信號保持無效，則給出無效同步信號所對應(yīng)CPU板編號的狀態(tài)字，輸出Syn_fail_0Ut狀態(tài)監(jiān)控信號，再進(jìn)入Syn_gen狀態(tài)。Syn_gen 一在此狀態(tài)下,按照輸入的syn_config脈寬配置信號,產(chǎn)生相應(yīng)脈寬的同步脈沖syn_signal_output輸出信號和同步觸發(fā)syn_out輸出信號；同步觸發(fā)syn_out信號即可作為CPU板的同步觸發(fā)工作信號，在同步觸發(fā)信號的觸發(fā)下，各個(gè)CPU板在同一時(shí)刻開始任務(wù)處理，從而保證了每個(gè)CPU板的同步性；同步觸發(fā)信號產(chǎn)生完成后，進(jìn)入Syn_over狀態(tài)。Syn_0Ver—在此狀態(tài)下，將內(nèi)部使用的計(jì)數(shù)器清零，保持一定的延遲時(shí)間(延遲時(shí)間的長短根據(jù)每個(gè)CPU板的工作幀周期來確定)，返回到Idle狀態(tài)，等待下一個(gè)工作幀周期的觸發(fā)?；贔PGA具有狀態(tài)監(jiān)控的多余度同步IP核，采用VHDL語言進(jìn)行FPGA代碼設(shè)計(jì)仿真，最后應(yīng)用電子綜合軟件和布局布線軟件，生成硬件下載文件，載入FPGA器件實(shí)現(xiàn)。該IP核具有很強(qiáng)的通用性，在眾多廠商提供的各類型號FPGA中可以通用。附圖4給出狀態(tài)機(jī)轉(zhuǎn)換圖，即可用VHDL語言描述實(shí)現(xiàn)，經(jīng)過電子綜合和布局布線后，用FPGA實(shí)現(xiàn)。
權(quán)利要求
1.基于FPGA具有狀態(tài)監(jiān)控的多余度同步IP核，其特征在于:該IP核包括時(shí)鐘模塊(I)、通道識別模塊(2 )、同步信號分配模塊(3 )、信號同步模塊(4 ); 時(shí)鐘模塊(I)與通道識別模塊(2)、同步信號分配模塊(3)、信號同步模塊(4)連接，其功能為整個(gè)IP核提供工作時(shí)鐘和復(fù)位信號； 通道識別模塊(2)與時(shí)鐘模塊(I)、同步信號分配模塊(3)、信號同步模塊(4)連接，其功能是識別CPU板所在的通道，給出通道編號； 同步信號分配模塊(3 )與時(shí)鐘模塊(I)、通道識別模塊(2 )、信號同步模塊(4 )連接，其功能是根據(jù)通道編號，將輸入輸出的同步信號進(jìn)行內(nèi)部配置，與信號同步模塊接口。
信號同步模塊(4)與時(shí)鐘模塊(I)、通道識別模塊(2)、同步信號分配模塊(3)連接，其功能是根據(jù)通道編號和輸入輸出的同步信號，進(jìn)行余度同步和狀態(tài)監(jiān)控。
全文摘要
本發(fā)明是一種基于FPGA具有狀態(tài)監(jiān)控的多余度同步IP核，屬于航空電子技術(shù)領(lǐng)域，它是一種基于FPGA實(shí)現(xiàn)的具有狀態(tài)監(jiān)控功能的多余度硬件同步電路。該IP核實(shí)現(xiàn)了由硬件進(jìn)行同步控制完成各余度間的同步功能，并發(fā)出同步工作脈沖信號；同時(shí)對每個(gè)余度進(jìn)行狀態(tài)監(jiān)控，實(shí)時(shí)判別故障余度；最終，成功的將通道異步度控制在ns(毫微秒)級別。該IP核包括時(shí)鐘模塊、通道識別模塊、同步信號分配模塊、信號同步模塊。該IP核嵌入至每個(gè)余度的CPU板中，通過主板總線連接，自動判別本余度CPU板所在的通道，同時(shí)給出CPU板的通道編號，并根據(jù)通道編號進(jìn)行內(nèi)部電路配置，完成各余度CPU板的同步判別，發(fā)出同步觸發(fā)工作信號和狀態(tài)監(jiān)控信號。
文檔編號G06F15/163GK103198047SQ20131010688
公開日2013年7月10日 申請日期2013年3月29日 優(yōu)先權(quán)日2013年3月29日
發(fā)明者雷宇, 李永光, 劉波, 周磊, 歐陽清, 侯朝建 申請人:成都飛機(jī)設(shè)計(jì)研究所