存儲器控制器及其信號方法
【專利摘要】本發(fā)明提出一種存儲器控制器及其信號產(chǎn)生方法。本發(fā)明的特點是優(yōu)化指令信號的產(chǎn)生順序，并將部分的地址信號的安全相位區(qū)間予以擴大，以進行DDR存儲器模塊的存取。本發(fā)明可使得存儲器控制器正常地控制DDR存儲器模塊，并且解決已知存儲器信號安全相位區(qū)間太小的問題，并可增強隨著存儲器存取時脈速度日益增加的系統(tǒng)穩(wěn)定度與存取效能。
【專利說明】存儲器控制器及其信號方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于存儲器領(lǐng)域，且特別是有關(guān)于一種存儲器控制器及其信號產(chǎn)生方法。

【背景技術(shù)】
[0002]一般來說,存儲器控制器(memory controller)連接至存儲器模塊,可將資料寫入存儲器模塊或者由存儲器模塊中讀取資料?，F(xiàn)今最普遍的存儲器模塊即為雙倍資料速率(double data rate,以下簡稱DDR)存儲器模塊。
[0003]請參照圖1A與圖1B，其所繪示為存儲器控制器與存儲器模塊之間的連接關(guān)系以及控制信號眼圖(eye diagram)示意圖。存儲器控制器100與DDR存儲器模塊110系設(shè)計于電路板(PCB)上，其控制信號至少包括:時脈信號(CLKl)、地址信號(A)、指令信號(CMD)、區(qū)塊控制信號(BANK)。指令信號(CMD)包括:寫入致能信號(WE)、列地址觸發(fā)信號(rowaddress strobe, RAS)、行地址觸發(fā)信號(column address strobe, CAS)。3 腳位(pin)的區(qū)塊控制信號BANK [2:0]，16腳位的地址信號A[15:0]。
[0004]存儲器控制器100利用控制信號來操控DDR存儲器模塊110，例如，讀取資料、寫入資料等等。由于DDR存儲器模塊110系根據(jù)時脈信號(CLKl)的信號緣(例如上升緣或下降緣)來拴鎖地址信號(A)、指令信號(CMD)、區(qū)塊控制信號(BANK)上的資料。因此，存儲器控制器100必須適當?shù)卣{(diào)整時脈信號(CLKl)的相位(phase)，使得DDR存儲器模塊110得以根據(jù)時脈信號(CLKl)的信號緣而順利地拴鎖(latch)住所有控制信號中的資料。為了方便說明，以下皆以時脈信號(CLKl)的上升緣來拴鎖信號，但并不限定于此。
[0005]如圖所示，時脈信號(CLKl)的周期為T，地址信號㈧、指令信號(CMD)、區(qū)塊控制信號(BANK)的信號周期也是T。然而，由于每一條控制信號的驅(qū)動能力不同，所以控制信號的安全相位區(qū)間(或稱為資料有效區(qū)間)會小于T。因此，存儲器控制器100必須將時脈信號(CLKl)的上升緣調(diào)整到安全相位區(qū)間之內(nèi)，以避免在控制信號的安全相位區(qū)間之外拴鎖這些控制信號而造成錯誤。
[0006]如圖所示，時脈信號(CLKl)的上升緣調(diào)整至指令信號(CMD)的安全相位區(qū)間(Eye_cmd)、區(qū)塊控制信號(BANK)的安全相位區(qū)間(Eye_bank)、以及地址信號⑷的安全相位區(qū)間(Eye_addr)之內(nèi)。很明顯地，上述信號的安全相位區(qū)間皆小于T，尤其是地址信號(A)的數(shù)目眾多，所以其安全相位區(qū)間(Eye_addr)最小。
[0007]隨著存儲器(DRAM)模塊存取的速度越來越快，已從DDR2模塊進步到DDR3模塊?？墒窃诖鎯ζ髂K速度提高的同時，信號品質(zhì)會大幅降低，再加上電路板(PCB)的變異以及存儲器模塊的各個腳位的不同，會造成控制信號由存儲器控制器到存儲器模塊的時間有些許差異，以及信號變化時的上升時間(rise time)及下降時間(fall time)增加,而導致控制信號的安全相位區(qū)間變小。
[0008]請參照圖2A與圖2B，其所繪示為存儲器控制器與二個存儲器模塊之間的連接關(guān)系以及控制信號眼圖示意圖。利用一個存儲器控制器200來控制二個DDR存儲器模塊210、220時，第一時脈信號(CLKl)連接至第一 DDR存儲器模塊210，第二時脈信號(CLK2)連接至第二 DDR存儲器模塊220，而共用地址信號(A)、指令信號(CMD)、區(qū)塊控制信號(BANK)。亦SP，第一 DDR存儲器模塊210根據(jù)第一時脈信號(CLKl)拴鎖地址信號(A)、指令信號(CMD)、區(qū)塊控制信號(BANK)上的資料；第二 DDR存儲器模塊220根據(jù)第二時脈信號(CLK2)拴鎖地址信號(A)、指令信號(CMD)、區(qū)塊控制信號(BANK)上的資料。
[0009]由于存儲器控制器200必需要推動(Drive)存儲器的腳位數(shù)目為圖1A的兩倍，再加上電路板(PCB)的變異及兩個存儲器(DRAM)腳位的不同，會使信號的品質(zhì)更加惡化，尤其是地址信號(A)又更加惡化。相較于圖1B，圖2B所示的安全相位區(qū)更小，尤其是地址信號(A)的安全相位區(qū)間(Eye_addr)已經(jīng)變得非常小。亦即，由于地址信號㈧的安全相位區(qū)間(Eye_addr)很小，使得存儲器控制器200更不容易調(diào)整出適當?shù)臅r脈信號(CLK1、CLK2)相位，讓二個DDR存儲器模塊210、220順利拴鎖信號。
[0010]由于在高速的情況下所有信號的品質(zhì)很難被一一地優(yōu)化(qualify)，所以需要一個有效的解決方案來解決上述的問題。


【發(fā)明內(nèi)容】

[0011]有鑒于此，本發(fā)明的目的在于提出一種存儲器控制器及其信號產(chǎn)生方法，本發(fā)明限定指令信號的產(chǎn)生方式，并將部分的地址信號的安全相位區(qū)間予以擴大，使得存儲器模塊可以正常操作。
[0012]為了達到上述目的，根據(jù)本發(fā)明所提出一種存儲器控制器的信號產(chǎn)生方法，以操控第一存儲器模塊，包括下列步驟:產(chǎn)生信號周期為一單位時間的第一時脈信號、區(qū)塊控制信號與第一部分的地址信號；產(chǎn)生信號周期為該單位時間的指令信號，其中，該指令信號包括多個指令群，每一該指令群具有連續(xù)的第一指令、第二指令、第三指令、與第四指令；產(chǎn)生信號周期為二倍該單位時間的一第二部分的地址信號；將該第一時脈信號的第一信號緣設(shè)定于該指令信號、該區(qū)塊控制信號與該第一部分的地址信號的安全相位區(qū)間；將該第一時脈信號的第二信號緣設(shè)定于該指令信號、該區(qū)塊控制信號、該第一部分的地址信號與該第二部分地址信號的安全相位區(qū)間；將該第一時脈信號的第三信號緣設(shè)定于指令信號、區(qū)塊控制信號與第一部分的地址信號的安全相位區(qū)間；以及將第一時脈信號的第四信號緣設(shè)定于指令信號、區(qū)塊控制信號、第一部分的地址信號與第二部分的地址信號的安全相位區(qū)間。
[0013]本發(fā)明更提出一種存儲器控制器，連接至第一存儲器模塊，存儲器控制器包括:時脈產(chǎn)生單元，產(chǎn)生信號周期為一單位時間的第一時脈信號至第一存儲器模塊；控制信號轉(zhuǎn)譯單元，產(chǎn)生信號周期為該單位時間的指令信號至第一存儲器模塊，其中，該指令信號中包括多個指令群，每一該指令群具有連續(xù)的第一指令、第二指令、第三指令與第四指令；以及，地址轉(zhuǎn)譯單元，產(chǎn)生信號周期為該單位時間的區(qū)塊控制信號以及第一部分的地址信號至該第一存儲器模塊，并且產(chǎn)生信號周期為二倍該單位時間的第二部分的地址信號至第一存儲器模塊。時脈產(chǎn)生單元將第一時脈信號的第一信號緣設(shè)定于指令信號、區(qū)塊控制信號以及第一部分的地址信號的安全相位區(qū)間；將第一時脈信號的第二信號緣設(shè)定于指令信號、區(qū)塊控制信號、第一部分的地址信號以及第二部分地址信號的安全相位區(qū)間；將第一時脈信號的第三信號緣設(shè)定于指令信號、區(qū)塊控制信號以及第一部分的地址信號的安全相位區(qū)間；以及將第一時脈信號的第四信號緣設(shè)定于指令信號、區(qū)塊控制信號、第一部分的地址信號以及第二部分的地址信號的安全相位區(qū)間。

【專利附圖】

【附圖說明】
[0014]為讓本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，以下結(jié)合附圖對本發(fā)明的【具體實施方式】作詳細說明，其中:
[0015]圖1A與圖1B所繪示為存儲器控制器與存儲器模塊之間的連接關(guān)系以及控制信號眼圖示意圖。
[0016]圖2A與圖2B所繪示為存儲器控制器與二個存儲器模塊之間的連接關(guān)系以及控制信號眼圖示意圖。
[0017]圖3所繪示DDR存儲器模塊執(zhí)行的指令與對應(yīng)控制信號的資料示意圖。
[0018]圖4A與圖4B所繪示為根據(jù)本發(fā)明具體實施例的存儲器控制器與存儲器模塊的連接關(guān)系及其控制信號眼圖示意圖。
[0019]圖5所繪示為根據(jù)本發(fā)明具體實施例的存儲器控制器的信號產(chǎn)生方法流程圖。
[0020]100,200,400:存儲器控制器
[0021]110:DDR存儲器模塊
[0022]210、410:第一 DDR存儲器模塊
[0023]220,420:第二 DDR存儲器模塊
[0024]402:地址轉(zhuǎn)譯單元
[0025]404:控制信號轉(zhuǎn)譯單元
[0026]406:時脈產(chǎn)生單元
[0027]S502?S516:步驟流程

【具體實施方式】
[0028]DDR存儲器模塊的控制信號包括:第一時脈信號(CLKl)、第二時脈信號(CLK2)、指令信號(CMD)、區(qū)塊控制信號(BANK)、以及地址信號㈧。指令信號(CMD)包括:寫入致能信號(WE)、列地址觸發(fā)信號(row address strobe, RAS)、行地址觸發(fā)信號(column addressstrobe, CAS)。舉例而言，3腳位(pin)的區(qū)塊控制信號(BANK)即為BANK[2:0];而16腳位的地址信號(A)依據(jù)功能分類包括第十地址信號A[10]，以及其他地址信號A[0:9]與A[ll:15]。
[0029]請參照圖3，其所繪示DDR存儲器模塊執(zhí)行的指令與對應(yīng)控制信號的資料示意圖。指令信號包括:無運作指令(NOP)、區(qū)塊總線充電指令(PRE)、驅(qū)動區(qū)塊總線指令(ACT)、寫入指令(Write)以及讀取指令(Read)。
[0030]在NOP指令時，不需理睬(don’t care) 16腳位的地址信號A[15:0]以及3腳位的區(qū)塊控制信號BANK[2:0]。亦即，執(zhí)行NOP指令時，可忽略地址信號A[15:0]以及區(qū)塊控制信號BANK [2:0]上的資料。
[0031]在PRE指令時，需在區(qū)塊控制信號BANK [2:0]上提供有效資料，且在第十地址信號A[10]提供邏輯“O”的資料。而其他地址信號A[0:9]與A[ll:15]則不需理睬。
[0032]在ACT指令時，需在區(qū)塊控制信號BANK[2:0]上提供有效資料，且在16腳位的地址信號A[15:0]提供有效資料。
[0033]在Write與Read指令時，需在區(qū)塊控制信號BANK[2:0]上提供有效資料，在11腳位的地址信號A[ll]與A[9:0]上提供有效資料，且在第十地址信號A[10]提供邏輯“O”的資料。而4腳為的地址信號A[15:12]則不需理睬。
[0034]根據(jù)以上的指令特性可知，于NOP指令以及PRE指令時，DDR存儲器模塊不需理睬其他地址信號A[0:9]與A[ll:15]上的資料。于一具體實施例中，在存儲器控制器輸出的指令信號(CMD)中系以四個指令為一個指令群。而四個指令依續(xù)為指令I(lǐng) (cmdl)、指令2 (cmd2)、指令3 (cmd3)、指令4(cmd4),其中，在指令I(lǐng) (cmdl)與指令3時,僅能產(chǎn)生NOP指令或者PRE指令；而在指令2 (cmd2)與指令4 (cmd4)時，則可產(chǎn)生上述任一種指令。
[0035]請參照圖4A與圖4B，其所繪示為本發(fā)明存儲器控制器與存儲器模塊的連接關(guān)系及其控制信號眼圖(eye diagram)示意圖。存儲器控制器400內(nèi)包括地址轉(zhuǎn)譯單元402、控制信號轉(zhuǎn)譯單元404以及時脈產(chǎn)生單元406。時脈產(chǎn)生單元406產(chǎn)生第一時脈信號(CLKl)、第二時脈信號(CLK2);控制信號轉(zhuǎn)譯單元404產(chǎn)生指令信號(CMD);而地址轉(zhuǎn)譯單元402產(chǎn)生區(qū)塊控制信號(BANK)以及地址信號(A)。時脈產(chǎn)生單元406可視DDR存儲器模塊的數(shù)目，分別產(chǎn)生一個時脈信號至個別的DDR存儲器模塊。
[0036]如圖4A所不,第一時脈信號(CLKl)連接至第一 DDR存儲器模塊410,第二時脈信號(CLK2)連接至第二 DDR存儲器模塊420，而第一 DDR存儲器模塊410與第二 DDR存儲器模塊420共用地址信號(A)、指令信號(CMD)、區(qū)塊控制信號(BANK)。亦即，第一 DDR存儲器模塊210根據(jù)第一時脈信號(CLKl)拴鎖地址信號(A)、指令信號(CMD)、區(qū)塊控制信號(BANK)上的資料；第二 DDR存儲器模塊220根據(jù)第二時脈信號(CLK2)拴鎖地址信號(A)、指令信號(CMD)、區(qū)塊控制信號(BANK)上的資料。
[0037]于一具體實施例中，在存儲器控制器400發(fā)出的指令信號中包括多個指令群，每個指令群中皆包括4個連續(xù)指令。如圖4B所示，第一個指令群依序為指令I(lǐng) (cmdl)、指令2(cmd2)、指令3(cmd3)、指令4(cmd4);第二個指令群依序為指令I(lǐng)’ (cmdl，)、指令2’(cmd2’)、指令 3’(cmd3’)、指令 4’(cmd4’)。
[0038]于此實施例中，限定指令群中的第一個指令與第三個指令僅可以是NOP指令與PRE指令其中之一，而DDR存儲器模塊410、420執(zhí)行NOP指令與PRE指令時，不需理睬其他地址信號A[0:9]與A[ll:15]上的資料。較佳地，存儲器控制器400在產(chǎn)生指令群中的第一個指令與第三個指令時，其第一時脈信號(CLKl)與第二時脈信號(CLK2)的上升緣并不限定于要落在其他地址信號A[0:9]與A[ll:15]的安全相位區(qū)間(Eye_other_addr)之內(nèi)。換句話說，存儲器控制器400在產(chǎn)生指令群中的第一個指令與第三個指令時，就算第一時脈信號(CLKl)與第二時脈信號(CLK2)的上升緣落在其他地址信號A [0:9]與A [11:15]的安全相位區(qū)間(Eye_other_addr)之外，也不會有任何錯誤發(fā)生。
[0039]請參照圖4B，存儲器控制器400中時脈產(chǎn)生器406所輸出的第一時脈信號(CLKl)與第二時脈信號(CLK2)的周期為T。并且，存儲器控制器400中控制信號轉(zhuǎn)譯單元404輸出的指令信號(CMD)的信號周期為T ;存儲器控制器400中地址轉(zhuǎn)譯單元402輸出的區(qū)塊控制信號BANK[2:0]、第十地址信號A[10]的信號周期為T。而存儲器控制器400中地址轉(zhuǎn)譯單元404輸出的其他地址信號A[0:9]與A[ll:15]的信號周期則為2T，應(yīng)注意到，其他地址信號A[0:9]與A[ll:15]的安全相位區(qū)間(Eye_other_addr)已經(jīng)變大。
[0040]如圖4B所示，在時間點t0、t2、t4、t6時依序為第一指令群中的指令I(lǐng) (cmdl)、第一指令群中的指令3(cmd3)、第二指令群中的指令I(lǐng)’(cmdl’)、第二指令群中的指令3’(cmd3’)。此時。二個時脈信號(CLK1、CLK2)的上升緣位于指令信號(CMD)的安全相位區(qū)間(Eye_cmd)、區(qū)塊控制信號(BANK)的安全相位區(qū)間(Eye_bank)、以及第十地址信號(A[10])的安全相位區(qū)間(Eye_alO)之內(nèi)；但是位于其他地址信號A[0:9]與A[11:15]的安全相位區(qū)間(Eye_other_addr)之外。亦即，雖然二個DDR存儲器模塊410、420在tO、t2、t4、t6時間點所接收的指令無法確實得到地址信號A[0:9]與A[ll:15]的正確資料，但是二個DDR存儲器模塊410、420可以正確的執(zhí)行NOP指令或者PRE指令。
[0041]更進一步地，于時間點tl、t3、t5、t7時依序為第一指令群中的指令2(cmd2)、第一指令群中的指令4(cmd4)、第二指令群中的指令2’(cmd2’)、第二指令群中的指令4’(cmd4’)。二個時脈信號(CLK1、CLK2)的上升緣位于指令信號(CMD)的安全相位區(qū)間(Eye_cmd)、區(qū)塊控制信號(BANK)的安全相位區(qū)間(Eye_bank)、第十地址信號(A[10])的安全相位區(qū)間(Eye_al0)以及其他地址信號A[0:9]與A[ll:15]的安全相位區(qū)間(Eye_other_addr)之內(nèi)。應(yīng)注意到，二個DDR存儲器模塊410、420在tl、t3、t5、t7時間點所接收的指令可以確實得到其他地址信號A[0:9]與A[ll:15]的正確資料，并可以正確地據(jù)以執(zhí)行指令。
[0042]由以上說明可知，本實施例限定存儲器控制器僅能輸出多個指令群，而每個指令群中皆有連續(xù)四個指令。第一個指令與第二個指令僅可為NOP指令與PRE指令其中之一。如此，可將其他地址信號A[0:9]與A[ll:15]的信號周期增加為2T，使得其安全相位區(qū)間(Eye_other_addr)變大，更容易栓鎖控制信號的資料。
[0043]應(yīng)注意到，本發(fā)明并不限定于僅控制二個DDR存儲器模塊的數(shù)目。本發(fā)明也可以用于控制單一 DDR存儲器模塊或者控制二個以上的DDR存儲器模塊。
[0044]請參照圖5，其所繪示為本發(fā)明存儲器控制器的信號產(chǎn)生方法流程圖。于一具體實施例中，地址信號被區(qū)分為二個部分，第一部分的地址信號即為第十地址信號A[10]，而第二部分的地址信號即為其他地址信號A [0:9]與A [11:15]。
[0045]首先，產(chǎn)生信號周期為一個單位時間的第一時脈信號、區(qū)塊控制信號、與第一部分的地址信號(步驟S502);產(chǎn)生信號周期為一個單位時間的指令信號，在指令信號中包括多個指令群，每一個指令群具有連續(xù)的第一個指令、第二個指令、第三個指令、與第四個指令(步驟S504);產(chǎn)生信號周期為二個單位時間的第二部分的地址信號(步驟S506)。
[0046]時脈產(chǎn)生單元406將第一時脈信號的第一個信號緣設(shè)定于指令信號、區(qū)塊控制信號、與第一部分的地址信號的安全相位區(qū)間(步驟S510)，以使得DDR存儲器模塊執(zhí)行第一個指令；將第一時脈信號的第二個信號緣設(shè)定于指令信號、區(qū)塊控制信號、第一部分的地址信號、與第二部分地址信號的安全相位區(qū)間(步驟S512)，以使得DDR存儲器執(zhí)行第二個指令；將第一時脈信號的第三個信號緣設(shè)定于指令信號、區(qū)塊控制信號、與第一部分的地址信號的安全相位區(qū)間(步驟S514)，以使得DDR存儲器模塊執(zhí)行第三個指令；以及，將第一時脈信號的第四個信號緣設(shè)定于指令信號、區(qū)塊控制信號、第一部分的地址信號、與第二部分的地址信號的安全相位區(qū)間(步驟S516)，以使得DDR存儲器模塊執(zhí)行第四個指令。
[0047]根據(jù)圖5的方法，當步驟S510至步驟S516執(zhí)行完之后，代表已經(jīng)執(zhí)行一指令群；而再次回到步驟S510時，即代表執(zhí)行下一個指令群。其中，上述的一個單位時間為第一時脈周期，且指令群中的第一個指令與第三個指令系為NOP指令與PRE指令其中之一。
[0048]由以上的說明可知，搭配實施例披露的指令群并將其他存儲器信號A[0:9]與A[ll:15]的信號周期延長為二個單位時間以擴大其安全相位區(qū)間。如此，可使得存儲器控制器正常地控制DDR存儲器模塊，并且解決已知存儲器信號安全相位區(qū)間太小的問題，并可增強隨著存儲器存取時脈速度日益增加的系統(tǒng)穩(wěn)定度與存取效能。
[0049]雖然本發(fā)明已以較佳實施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的修改和完善，因此本發(fā)明的保護范圍當以權(quán)利要求書所界定的為準。
【權(quán)利要求】
1.一種存儲器控制器的信號產(chǎn)生方法，用以操控一第一存儲器模塊，該方法包括下列步驟: 產(chǎn)生信號周期為一單位時間的一第一時脈信號、一區(qū)塊控制信號以及一第一部分的地址信號； 產(chǎn)生信號周期為該單位時間的一指令信號，其中，該指令信號中包括多個指令群，每一該指令群具有連續(xù)的一第一個指令、一第二個指令、一第三個指令以及一第四個指令； 產(chǎn)生信號周期為二倍該單位時間的一第二部分的地址信號； 將該第一時脈信號的一第一信號緣設(shè)定于該指令信號、該區(qū)塊控制信號以及該第一部分的地址信號的安全相位區(qū)間； 將該第一時脈信號的一第二信號緣設(shè)定于該指令信號、該區(qū)塊控制信號、該第一部分的地址信號以及該第二部分地址信號的安全相位區(qū)間； 將該第一時脈信號的一第三信號緣設(shè)定于該指令信號、該區(qū)塊控制信號以及該第一部分的地址信號的安全相位區(qū)間；以及 將該第一時脈信號的一第四信號緣設(shè)定于該指令信號、該區(qū)塊控制信號、該第一部分的地址信號以及該第二部分的地址信號的安全相位區(qū)間。
2.如權(quán)利要求1所述的信號產(chǎn)生方法，更用以操控一第二存儲器模塊，包括下列步驟: 產(chǎn)生信號周期為該單位時間的一第二時脈信號； 將該第二時脈信號的一第一信號緣設(shè)定于該指令信號、該區(qū)塊控制信號以及該第一部分的地址信號的安全相位區(qū)間； 將該第二時脈信號的一第二信號緣設(shè)定于該指令信號、該區(qū)塊控制信號、該第一部分的地址信號以及該第二部分地址信號的安全相位區(qū)間； 將該第二時脈信號的一第三信號緣設(shè)定于該指令信號、該區(qū)塊控制信號以及該第一部分的地址信號的安全相位區(qū)間；以及 將該第二時脈信號的一第四信號緣設(shè)定于該指令信號、該區(qū)塊控制信號、該第一部分的地址信號以及該第二部分的地址信號的安全相位區(qū)間。
3.如權(quán)利要求2所述的信號產(chǎn)生方法，其特征在于，該第一存儲器模塊與該第二存儲器模塊皆為雙倍資料速率存儲器模塊。
4.如權(quán)利要求1所述的信號產(chǎn)生方法，其特征在于，該單位時間為該第一時脈的一個周期。
5.如權(quán)利要求1所述的信號產(chǎn)生方法，其特征在于，該第一部分地址信號為一第十地址信號；且該第二部分地址信號為第零地址信號至第九地址信號以及第十一地址信號至第十五地址信號。
6.如權(quán)利要求1所述的信號產(chǎn)生方法，其特征在于，該第一指令與該第三指令為一無運作指令與一區(qū)塊總線充電指令其中之一。
7.如權(quán)利要求1所述的信號產(chǎn)生方法，其特征在于，該第二指令與該第四指令為一無運作指令、一區(qū)塊總線充電指令、一驅(qū)動區(qū)塊總線指令、一寫入指令與一讀取指令其中之
O
8.如權(quán)利要求1所述的信號產(chǎn)生方法，其特征在于，該第一時脈信號的第一信號緣與第三信號緣可位于該第二部分的地址信號的安全相位區(qū)間之外。
9.如權(quán)利要求1所述的信號產(chǎn)生方法，其特征在于，該第一時脈信號的第一信號緣、第二信號緣、第三信號緣及第四信號緣皆為該第一時脈信號的上升緣。
10.一種存儲器控制器，連接至一第一存儲器模塊，該存儲器控制器包括: 一時脈產(chǎn)生單元，產(chǎn)生信號周期為一單位時間的一第一時脈信號至該第一存儲器模塊； 一控制信號轉(zhuǎn)譯單元，產(chǎn)生信號周期為該單位時間的一指令信號至該第一存儲器模塊，其中，該指令信號中包括多個指令群，每一該指令群具有連續(xù)的一第一指令、一第二指令、一第三指令與一第四指令；以及 一地址轉(zhuǎn)譯單元，產(chǎn)生信號周期為該單位時間的一區(qū)塊控制信號以及一第一部分的地址信號至該第一存儲器模塊，并且產(chǎn)生信號周期為二倍該單位時間的一第二部分的地址信號至該第一存儲器模塊； 其中，該時脈產(chǎn)生單元將該第一時脈信號的一第一信號緣設(shè)定于該指令信號、該區(qū)塊控制信號以及該第一部分的地址信號的安全相位區(qū)間；將該第一時脈信號的一第二信號緣設(shè)定于該指令信號、該區(qū)塊控制信號、該第一部分的地址信號以及該第二部分地址信號的安全相位區(qū)間；將該第一時脈信號的一第三信號緣設(shè)定于該指令信號、該區(qū)塊控制信號以及該第一部分的地址信號的安全相位區(qū)間；以及將該第一時脈信號的一第四信號緣設(shè)定于該指令信號、該區(qū)塊控制信號、該第一部分的地址信號以及該第二部分的地址信號的安全相位區(qū)間。
11.如權(quán)利要求10所述的存儲器控制器，其更連接至一第二存儲器模塊，且該時脈產(chǎn)生單元產(chǎn)生信號周期為該單位時間的一第二時脈信號；其中，該時脈產(chǎn)生將該第二時脈信號的一第一信號緣設(shè)定于該指令信號、該區(qū)塊控制信號以及該第一部分的地址信號的安全相位區(qū)間；將該第二時脈信號的一第二信號緣設(shè)定于該指令信號、該區(qū)塊控制信號、該第一部分的地址信號以及該第二部分地址信號的安全相位區(qū)間；將該第二時脈信號的一第三信號緣設(shè)定于該指令信號、該區(qū)塊控制信號以及該第一部分的地址信號的安全相位區(qū)間；以及，將該第二時脈信號的一第四信號緣設(shè)定于該指令信號、該區(qū)塊控制信號、該第一部分的地址信號以及該第二部分的地址信號的安全相位區(qū)間。
12.如權(quán)利要求11所述的存儲器控制器，其特征在于，該第一存儲器模塊與該第二存儲器模塊皆為雙倍資料速率存儲器模塊。
13.如權(quán)利要求10所述的存儲器控制器，其特征在于，該單位時間為該第一時脈的一個周期。
14.如權(quán)利要求10所述的存儲器控制器，其特征在于，該第一部分地址信號為一第十地址信號；且該第二部分地址信號為第零地址信號至第九地址信號以及第十一地址信號至第十五地址信號。
15.如權(quán)利要求10所述的存儲器控制器，其特征在于，該第一指令與該第三指令為一無運作指令與一區(qū)塊總線充電指令其中之一。
16.如權(quán)利要求10所述的存儲器控制器，其特征在于，該第二指令與該第四指令為一無運作指令、一區(qū)塊總線充電指令、一驅(qū)動區(qū)塊總線指令、一寫入指令與一讀取指令其中之
O
17.如權(quán)利要求10所述的存儲器控制器，其特征在于，該時脈產(chǎn)生單元將該第一時脈信號的第一個信號緣與第三個信號緣設(shè)定于該第二部分的地址信號的安全相位區(qū)間之外。
18.如權(quán)利要求10所述的存儲器控制器，其特征在于，該第一時脈信號的第一信號緣、第二信號緣、第三信號緣與第四信號緣皆為該第一時脈信號的上升緣。
【文檔編號】G06F12/06GK104182357SQ201310195213
【公開日】2014年12月3日 申請日期:2013年5月23日 優(yōu)先權(quán)日:2013年5月23日
【發(fā)明者】吳宗翰, 林政南, 陳忠敬, 賴信丞 申請人:晨星半導體股份有限公司