處理器接口的隔離控制裝置及方法
【專利摘要】本發(fā)明公開了一種處理器接口的隔離控制裝置及方法，所述處理器接口為一處理器的第一接口，所述第一接口通過一隔離電路與一外圍設備的第二接口相連，所述處理器和所述外圍設備均為低壓器件，所述處理器還包括一控制單元，當所述處理器處于待機模式時，所述控制單元用于將所述第一接口設置為輸出低電平狀態(tài)，以使得所述第一接口和所述第二接口通過所述隔離電路隔離，當所述處理器和所述外圍設備正常通信時，所述控制單元用于將所述第一接口設置為輸入上拉狀態(tài)，以使得所述第一接口接收到所述第二接口發(fā)送的有效信號。本發(fā)明在保證所述第一接口正常通信的前提下，減小了通信接口功耗，降低了裝置成本。
【專利說明】處理器接口的隔離控制裝置及方法

【技術領域】
[0001]本發(fā)明涉及一種處理器接口的隔離控制裝置及方法。

【背景技術】
[0002]隨著集成電路和芯片接口技術的不斷發(fā)展，所需電路系統(tǒng)的穩(wěn)定性要求更高，系統(tǒng)功耗要求更低，在復雜的應用環(huán)境下如何既保證系統(tǒng)穩(wěn)定的工作又能夠?qū)⑾到y(tǒng)功耗降低到最低成為當今電子工程師首要解決的問題。各種微處理器的不斷更新?lián)Q代，不僅整合了更多的外圍設備，而且使得處理器內(nèi)部的工作電壓劃分更加精細，許多處理器對上電時序要求較為嚴格。
[0003]在現(xiàn)有的低速通信接口電路中，處理器輸入端引腳均采用導線直接與外圍器件連接或在連接導線上串聯(lián)一個一定大小的匹配電阻，在這種應用模型下，可能會由于以下三種原因?qū)е绿幚砥鳟惓９ぷ骰蚰芎睦速M。
[0004]1、大部分處理器的每個1 (輸入/輸出)口都有兩個鉗位二極管，兩個鉗位二極管將1 口電壓范圍控制在了處理器工作電壓和地之間，起到了 1 口過壓保護作用；在外設先上電工作的情況下，兩個鉗位二極管的正偏不僅可能導致處理器閂鎖效應，而且1 口電壓會經(jīng)過鉗位二極管倒灌到處理器工作電壓平面上，導致處理器異常工作。
[0005]2、在功耗要求較高的電路中，在處理器輸入端并未處于有效接收狀態(tài)時，比如處理器處于休眠狀態(tài)，輸出端引腳由于噪聲干擾等仍然有電平跳動，這種電平跳動會導致引腳額外的功耗浪費。
[0006]3、處理器輸入口未進行監(jiān)控或有效數(shù)據(jù)接收時，對應連接的外設輸出引腳電平處于上拉或高阻狀態(tài)，此時接口線上的電壓差也會導致額外能耗浪費。
[0007]為避免上述原因產(chǎn)生的處理器異常工作或接口功耗大，現(xiàn)有以下三種隔離電路:
[0008]1、光電耦合隔離電路
[0009]通過將光耦受光端的兩個引腳分別連接兩個需要隔離的器件引腳，光耦的輸入端連接控制邏輯，通過控制邏輯的高低電平控制光耦受光端的導通與斷開。這種方法不僅成本高昂，而且占用的電路空間較大，不適合多線1 口的隔離。另外這種隔離電路大多應用于強電和弱電的隔離控制，兩個低壓器件之間的隔離并不需要這種完全隔離的電路。
[0010]2、可控開關，可控BUFFER (緩沖器)隔離電路
[0011]將可控開關或可控BUFFER的兩極與隔離器件引腳連接，控制端通過連接邏輯器件以控制開關或BUFFER的導通和斷開。這種方法增加了額外的系統(tǒng)資源開銷。
[0012]3、晶體管隔離電路
[0013]專利號為CN202143049的文獻中提出了一種利用三極管和MOS管(場效應管)達到輸入口隔離的目的，將第一晶體管的集電極或漏極與第二晶體管的基極或柵極級聯(lián)，將第一晶體管的柵極接外設輸出端，兩個晶體管源極或發(fā)射極都接地、集電極或漏極分別采用外設電源和主控電源上拉，在第一晶體管輸出高電平時，第二晶體管輸出端將使用第二晶體管的上拉電壓作為基準電壓輸出。這種電路很好的隔離了兩個不同電源供電外設和主控，解決了外設先工作導致的輸入口電流倒灌問題，但所需的器件開銷和功耗浪費較大。


【發(fā)明內(nèi)容】

[0014]本發(fā)明要解決的技術問題是為了克服現(xiàn)有的隔離電路成本高、功耗大的缺點，提供了一種成本低、功耗小的處理器接口的隔離控制裝置及方法。
[0015]本發(fā)明是通過下述技術方案來解決上述技術問題:
[0016]本發(fā)明提供了一種處理器接口的隔離控制裝置，其特點是，所述處理器接口為一處理器的第一接口，所述第一接口通過一隔離電路與一外圍設備的第二接口相連，所述處理器和所述外圍設備均為低壓器件，所述處理器還包括一控制單元，當所述處理器處于待機模式時，所述控制單元用于將所述第一接口設置為輸出低電平狀態(tài)，以使得所述第一接口和所述第二接口通過所述隔離電路隔離，當所述處理器和所述外圍設備正常通信時，所述控制單元用于將所述第一接口設置為輸入上拉狀態(tài)，以使得所述第一接口接收到所述第二接口發(fā)送的有效信號。
[0017]所述處理器處于待機模式時，所述第二接口不應發(fā)送任何信號，但由于噪聲干擾等仍然有電平跳動，所以要采用隔離電路避免所述第一接口接收。所述低壓器件是指1 口工作電壓小于或等于5V且大于二極管導通壓降(一般0.6-0.7V)的芯片。所述控制單元是現(xiàn)有的處理器可以通過編程實現(xiàn)的。
[0018]較佳地，所述隔離電路包括一二極管，所述二極管的正極連接所述第一接口，所述二極管的負極連接所述第二接口。
[0019]當所述第一接口設置為輸出低電平狀態(tài)時，所述二極管處于截止狀態(tài)，從而實現(xiàn)所述第一接口和所述第二接口之間隔離。當所述第一接口設置為輸入上拉狀態(tài)時，如果所述第二接口為高電平，則無論所述二極管處于導通或截止狀態(tài)，所述第一接口仍然是高電平；如果所述第二接口為低電平，則所述二極管必導通，所述第一接口被所述第二接口的低電平強行拉低。通過這一過程所述第一接口就接收到了所述第二接口發(fā)送的有效信號。
[0020]較佳地，所述二極管漏電流的范圍為0.1到100微安。所述二極管漏電流的大小在數(shù)十微安級別內(nèi)，根據(jù)電壓等級的不同而不同，反向電壓越高，漏電流越大，但都在微安級。比如型號為BAV99的二極管最大漏電流僅在2.5微安。
[0021 ] 較佳地，所述隔離電路包括一三極管，所述三極管的基極連接所述第一接口，所述三極管的發(fā)射極連接所述第二接口。
[0022]較佳地，所述隔離電路包括一 NMOS (金屬-氧化物-半導體)管，所述NMOS管的漏極連接所述第一接口，所述NMOS管的源極和柵極連接所述第二接口。
[0023]較佳地，所述第一接口為一通用輸入/輸出接口或一低速通信接口。
[0024]所述通用輸入/輸出接口可以在微控制器或芯片組沒有足夠的輸入/輸出端口，或當系統(tǒng)需要采用遠端串行通信或控制時，提供額外的控制和監(jiān)視功能。所述通用輸入/輸出接口能夠設置為輸出低電平模式，說明所述通用輸入/輸出接口不僅可以具有輸入功能而且具有輸出功能。所述低速通信接口為頻率在1M赫茲以內(nèi)的接口，如SPI(串行外設接口)、I2C (兩線式串行總線)和MD1 (管理數(shù)據(jù)輸入輸出)等。
[0025]一種處理器接口的隔離控制方法，其特點是，所述處理器接口為一處理器的第一接口，所述第一接口通過一隔離電路與一外圍設備的第二接口相連，所述處理器和所述外圍設備均為低壓器件，所述隔離控制方法包括如下步驟:
[0026]S1、判斷所述處理器是否處于待機模式，若是，執(zhí)行S2，若否，執(zhí)行S3 ；
[0027]S2、設置所述第一接口為輸出低電平狀態(tài)，以使得所述第一接口和所述第二接口通過所述隔離電路隔離，然后結(jié)束流程；
[0028]S3、設置所述第一接口為輸入上拉狀態(tài)，以使得所述第一接口接收到所述第二接口發(fā)送的有效信號。
[0029]較佳地，所述第一接口為一通用輸入/輸出接口或一低速通信接口。
[0030]本發(fā)明的積極進步效果在于:使用所述處理器接口的隔離控制裝置在保證所述第一接口正常通信的前提下，減小了通信接口功耗，節(jié)省了占用的電路空間，降低了裝置成本。同時所述隔離控制裝置適合多種接口間的隔離，具有普適性和推廣性。

【專利附圖】

【附圖說明】
[0031]圖1為本發(fā)明實施例1的處理器接口的隔離控制裝置的示意圖。
[0032]圖2為本發(fā)明實施例1的處理器接口的隔離控制方法的流程圖。
[0033]圖3為本發(fā)明實施例2的處理器接口的隔離控制裝置的示意圖。
[0034]圖4為本發(fā)明實施例3的處理器接口的隔離控制裝置的示意圖。

【具體實施方式】
[0035]下面通過實施例的方式進一步說明本發(fā)明。
[0036]實施例1
[0037]參見圖1，一種處理器接口的隔離控制裝置，其包括:一處理器I的控制單元和一二極管3。所述二極管3的正極連接所述處理器的一輸入引腳RX (第一接口)4，所述二極管2的負極連接一外圍設備2的輸出引腳TX (第二接口)5。
[0038]當所述輸入引腳RX4未進行有效信號監(jiān)聽或接收時，所述控制單元將所述輸入引腳RX4設置為輸出低電平狀態(tài)，無論所述輸出引腳TX5輸出高電平還是低電平，所述二極管3都處于截止狀態(tài)，由于所述二極管3僅有很小的漏電流，所述輸入引腳RX4和所述輸出引腳TX5近似于斷路，從而所述輸出引腳TX5的電平變化不會造成額外的電流。
[0039]當所述輸入引腳RX4進行有效信號監(jiān)聽或接收時，所述控制單元首先將所述輸入引腳RX4設置為輸入上拉狀態(tài)，當所述輸出引腳TX5發(fā)送二進制位“I”時，所述二極管3的兩端均為高電平，因此電壓差很小，所述二極管3處于截止狀態(tài)，所述輸入引腳RX4將檢測到高電平，當所述輸出引腳TX5發(fā)送二進制位“O”時，所述二極管3兩端電壓差大于所述二極管3的導通壓降，所述二極管3導通，所述輸入引腳RX4電位將被拉低，由此完成有效信號的準確監(jiān)聽和接收。
[0040]下面根據(jù)上述內(nèi)容添加一具體實例:
[0041]所述處理器為BCM53003，所述外圍設備為芯片MAX3076，所述芯片MAX3076的一輸出引腳與所述處理器BCM53003的一 GP1 (通用輸入/輸出)引腳連接以實現(xiàn)RS485 (—種串行通訊標準)通信，所述GP1引腳工作于輸入模式，BCM53003使用一延時上電模塊，MAX3076會先于BCM53003上電，在上電延時的時隙內(nèi)，MAX3076的輸出引腳的電平為高電平，BCM53003和MAX3076之間串聯(lián)一個型號為BAV99的二極管，有效地抑制了 MAX3076的輸出引腳電流倒灌到BCM53003電源網(wǎng)絡而導致的上電異常問題。
[0042]在BCM53003與MAX3076采用導線直接連接時，BCM53003未進行MAX3076的數(shù)據(jù)接收測得靜態(tài)電流為1.82A，通過采用上述方案后，BCM53003未進行MAX3076的數(shù)據(jù)接收測得靜態(tài)電流為1.81A，節(jié)省了約1mA的電流消耗。
[0043]參見圖2，一種處理器接口的隔離控制方法，所述輸入引腳RX通過所述二極管與所述輸出引腳TX相連，所述隔離控制方法包括如下步驟:
[0044]步驟21、判斷所述處理器是否處于待機模式，若是，執(zhí)行步驟22，若否，執(zhí)行步驟23。
[0045]步驟22、設置所述輸入引腳RX為輸出低電平狀態(tài)，然后結(jié)束。
[0046]步驟23、設置所述輸入引腳RX為輸入上拉狀態(tài)。
[0047]實施例2
[0048]參見圖3，本實施例與實施例1基本相同，不同之處在于，將實施例1中的二極管替換為一三極管6，所述三極管6的基極連接所述輸入引腳RX4，所述三極管6的發(fā)射極連接所述輸出引腳TX5。
[0049]實施例3
[0050]參見圖4，本實施例與實施例1基本相同，不同之處在于，將實施例1中的二極管替換為一 NMOS管7，所述NMOS管7的漏極連接所述輸入引腳RX4，所述NMOS管7的源極和柵極連接所述輸出引腳TX5。
[0051]雖然以上描述了本發(fā)明的【具體實施方式】，但是本領域的技術人員應當理解，這些僅是舉例說明，本發(fā)明的保護范圍是由所附權利要求書限定的。本領域的技術人員在不背離本發(fā)明的原理和實質(zhì)的前提下，可以對這些實施方式做出多種變更或修改，但這些變更和修改均落入本發(fā)明的保護范圍。
【權利要求】
1.一種處理器接口的隔離控制裝置，其特征在于，所述處理器接口為一處理器的第一接口，所述第一接口通過一隔離電路與一外圍設備的第二接口相連，所述處理器和所述外圍設備均為低壓器件，所述處理器還包括一控制單元，當所述處理器處于待機模式時，所述控制單元用于將所述第一接口設置為輸出低電平狀態(tài)，以使得所述第一接口和所述第二接口通過所述隔離電路隔離，當所述處理器和所述外圍設備正常通信時，所述控制單元用于將所述第一接口設置為輸入上拉狀態(tài)，以使得所述第一接口接收到所述第二接口發(fā)送的有效信號。
2.如權利要求1所述的處理器接口的隔離控制裝置，其特征在于，所述隔離電路包括一二極管，所述二極管的正極連接所述第一接口，所述二極管的負極連接所述第二接口。
3.如權利要求2所述的處理器接口的隔離控制裝置，其特征在于，所述二極管漏電流的范圍為0.1到100微安。
4.如權利要求1所述的處理器接口的隔離控制裝置，其特征在于，所述隔離電路包括一三極管，所述三極管的基極連接所述第一接口，所述三極管的發(fā)射極連接所述第二接口。
5.如權利要求1所述的處理器接口的隔離控制裝置，其特征在于，所述隔離電路包括一 NMOS管，所述NMOS管的漏極連接所述第一接口，所述NMOS管的源極和柵極連接所述第二接口。
6.如權利要求1所述的處理器接口的隔離控制裝置，其特征在于，所述第一接口為一通用輸入/輸出接口或一低速通信接口。
7.—種處理器接口的隔離控制方法，其特征在于，所述處理器接口為一處理器的第一接口，所述第一接口通過一隔離電路與一外圍設備的第二接口相連，所述處理器和所述外圍設備均為低壓器件，所述隔離控制方法包括如下步驟: 51、判斷所述處理器是否處于待機模式，若是，執(zhí)行S2，若否，執(zhí)行S3； 52、設置所述第一接口為輸出低電平狀態(tài)，以使得所述第一接口和所述第二接口通過所述隔離電路隔離，然后結(jié)束流程； 53、設置所述第一接口為輸入上拉狀態(tài)，以使得所述第一接口接收到所述第二接口發(fā)送的有效信號。
8.如權利要求7所述的處理器接口的隔離控制方法，其特征在于，所述第一接口為一通用輸入/輸出接口或一低速通信接口。
【文檔編號】G06F13/38GK104375966SQ201310356440
【公開日】2015年2月25日 申請日期:2013年8月15日 優(yōu)先權日:2013年8月15日
【發(fā)明者】高 浩 申請人:上海斐訊數(shù)據(jù)通信技術有限公司