一種改進(jìn)型8051ip核的制作方法
【專利摘要】本發(fā)明公開了一種改進(jìn)型8051IP核，包括ROM模塊、譯碼模塊、控制模塊、運(yùn)算模塊、RAM模塊，相較于現(xiàn)有技術(shù)，其具有以下創(chuàng)新：(1)將傳統(tǒng)的8051的機(jī)器周期改為時(shí)鐘周期。(2)運(yùn)算模塊使用單周期除法器和單周期乘法器。(3)采用4級(jí)流水線技術(shù)。(4)將程序存儲(chǔ)器ROM位寬由8位擴(kuò)展為24位。本發(fā)明采用全新的24指令位寬架構(gòu)，可以一次從程序存儲(chǔ)器中讀出3個(gè)字節(jié)，從而將標(biāo)準(zhǔn)8051復(fù)雜指令集變?yōu)榫?jiǎn)指令集。同時(shí)采用四級(jí)流水線技術(shù)，提高了指令執(zhí)行效率。非跳轉(zhuǎn)指令可以在一個(gè)時(shí)鐘周期內(nèi)完成，跳轉(zhuǎn)指令可以在2個(gè)時(shí)鐘周期完成。單周期乘法器，單周期除法器，與標(biāo)準(zhǔn)8051相比速度提升了48倍。同時(shí)占用較少的邏輯資源。根據(jù)Dhrystone2.1測(cè)試，是傳統(tǒng)8051的執(zhí)行速度的14倍。
【專利說明】—種改進(jìn)型8051 IP核
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于嵌入式CPU IP核研究領(lǐng)域，涉及一種改進(jìn)型8051IP核。
【背景技術(shù)】
[0002]當(dāng)前FPGA中嵌入式CPU分為硬核和軟核，目前嵌入式硬核有高性能corteXA9雙核。嵌入式軟核有Altera公司的NIOS、Xilinx的Micro Blaze以及改進(jìn)后的8051IP核，前兩個(gè)都是免費(fèi)的IP核，可靈活配置，但是需要用各自的編譯器，且編譯時(shí)間漫長(zhǎng)，不便于修改，應(yīng)用非常少。嵌入式硬核只有高端器件上面才有，不適用于大多數(shù)應(yīng)用要求，且價(jià)格昂貴。
[0003]隨著S0C(System On Chip)技術(shù)發(fā)展，基于IP核的SOC設(shè)計(jì)有利于增加新功能和縮短上市時(shí)間的特點(diǎn)，越來(lái)越得到廣泛地應(yīng)用。在單片機(jī)家族中MCS-51是一個(gè)經(jīng)典的單片機(jī)，由于其占用邏輯資源少，歷經(jīng)30多年至今在FPGA應(yīng)用中依然應(yīng)用很廣。但傳統(tǒng)的8051引入了機(jī)器周期，每個(gè)機(jī)器周期需要12個(gè)時(shí)鐘，每條指令需要不同的機(jī)器周期來(lái)完成。這嚴(yán)重制約了指令執(zhí)行效率，使其應(yīng)用范圍局限于低速要求。
[0004]因此，尋求一種改進(jìn)型的8051IP核，使其在價(jià)格不增加的情況下還能夠?qū)崿F(xiàn)高速的目的，具有重要實(shí)用價(jià)值。

【發(fā)明內(nèi)容】

[0005]本發(fā)明針對(duì)現(xiàn)有8051IP核指令執(zhí)行效率、工作速度低的不足，提供了一種改進(jìn)型8051IP核，其基于精簡(jiǎn)指令集和流水線技術(shù)，工作速度和指令執(zhí)行效率較原有8051都有較大提升。
[0006]本發(fā)明的目的通過以下的技術(shù)方案實(shí)現(xiàn):一種改進(jìn)型8051IP核，包括ROM模塊、譯碼模塊、控制模塊、運(yùn)算模塊、RAM模塊，所述譯碼模塊采用四級(jí)流水線并行分段處理，將每條指令劃分為取指譯碼、取數(shù)、運(yùn)算、回寫四個(gè)階段，每一階段訪問不同的數(shù)據(jù)，四級(jí)流水線并行執(zhí)行。由于每一階段訪問不同的數(shù)據(jù)，不會(huì)造成資源沖突，除跳轉(zhuǎn)指令，其他指令都可以在一個(gè)周期內(nèi)完成。跳轉(zhuǎn)指令只需要兩個(gè)周期完成，因此速度可以大大提高。
[0007]優(yōu)選的，所述IP核中的基本時(shí)間單位采用時(shí)鐘周期。相較于傳統(tǒng)的機(jī)器周期，速度更快。
[0008]更進(jìn)一步的，所述ROM模塊的位寬為24位，具體是由一個(gè)8bit位寬存儲(chǔ)體和一個(gè)16bit位寬存儲(chǔ)體組成，設(shè)addr為輸入地址，addr8為8位存儲(chǔ)體地址，addr 16為16位存儲(chǔ)體地址，則:
【權(quán)利要求】
1.一種改進(jìn)型8051IP核，其特征在于，包括ROM模塊、譯碼模塊、控制模塊、運(yùn)算模塊、RAM模塊，所述譯碼模塊采用四級(jí)流水線并行分段處理，將每條指令劃分為取指譯碼、取數(shù)、運(yùn)算、回寫四個(gè)階段，每一階段訪問不同的數(shù)據(jù)，四級(jí)流水線并行執(zhí)行。
2.根據(jù)權(quán)利要求1所述的改進(jìn)型8051IP核，其特征在于，所述IP核中的基本時(shí)間單位采用時(shí)鐘周期。
3.根據(jù)權(quán)利要求1所述的改進(jìn)型8051IP核，其特征在于，所述ROM模塊的位寬為24位，具體是由一個(gè)8bit位寬存儲(chǔ)體和一個(gè)16bit位寬存儲(chǔ)體組成，設(shè)addr為輸入地址，addr8為8位存儲(chǔ)體地址，addr 16為16位存儲(chǔ)體地址，則:
4.根據(jù)權(quán)利要求2所述的改進(jìn)型8051IP核，其特征在于，所述運(yùn)算模塊采用單周期乘法器和單周期除法器。
5.根據(jù)權(quán)利要求4所述的改進(jìn)型8051IP核，其特征在于，所述單周期除法器采用基-4除法器，每個(gè)時(shí)鐘周期產(chǎn)生 2位商，4個(gè)該除法器并行運(yùn)算，每次產(chǎn)生8位商，其計(jì)算方法是: (1)先判斷除數(shù)是否為0，如果是O則商和余數(shù)都返回0，如果除數(shù)不是O則進(jìn)行步驟(2)； (2)根據(jù)除數(shù)和被除數(shù)進(jìn)行商選擇判斷，其中q表示商，Dd表示被除數(shù)，Ds表示除數(shù)，其方法是:

r3, ;'? 3Ds < Dd;
2， 砷 2Ds<Dd<3Ds;

I,M| Ds < Dd < 2Ds ;

J) '〖? Dd < Ds ; (3)計(jì)算余數(shù)R=Dd_qXDs。
6.根據(jù)權(quán)利要求1所述的改進(jìn)型8051IP核，其特征在于，所述RAM模塊分為內(nèi)部RAM模塊、外部RAM模塊、特殊功能RAM模塊，其中內(nèi)部RAM模塊用于接收運(yùn)算模塊產(chǎn)生的數(shù)據(jù)，存儲(chǔ)需要保存和改寫的數(shù)據(jù)，外部RAM模塊用于存儲(chǔ)內(nèi)部RAM模塊存放不下的內(nèi)容，特殊功能RAM模塊，用于連接外圍模塊的寄存器。
7.根據(jù)權(quán)利要求6所述的改進(jìn)型8051IP核，其特征在于，所述內(nèi)部RAM模塊采用雙口RAM0
【文檔編號(hào)】G06F9/38GK103488462SQ201310404966
【公開日】2014年1月1日 申請(qǐng)日期:2013年9月6日 優(yōu)先權(quán)日:2013年9月6日
【發(fā)明者】易清明, 陳明敏, 石敏, 曾杰麟 申請(qǐng)人:暨南大學(xué)